Elektroda.pl
Elektroda.pl
X
PCBwayPCBway
Proszę, dodaj wyjątek dla www.elektroda.pl do Adblock.
Dzięki temu, że oglądasz reklamy, wspierasz portal i użytkowników.

ise-projekt w VHDL, komponent w verilogu, black box

23 Lip 2008 09:50 1683 2
  • Poziom 11  
    Jestem na praktykach i dostałem cześć projektu do przerobienia. Jest to kod procesora, którego znaczna większość jest napisana w vhdl, ale jest kilka plików w verilogu. Niestety oni tylko ten kod symulowali, a ja musze to uruchomic na fpga (albo chociaż żeby to przechodziło "Implement Design" w ISE, bo zadanie na teraz to estymacja zużycia energii). Jest taki problem, że dwóch modułów zaimplementowanych w verilogu
    ISE nie widzi. Gdy sa one portmapowane w vhdl, to ISE daje taki warnning:

    Code:
    Xst:2211 - "c:/mojedokumenty/imps430_ise_multisim_myhard_added_old/1/rtl/ipms430_sys.vhd" line 616: Instantiating black box module <gsramv_64_512_16bf>.
    

    Xst:2211 - "c:/mojedokumenty/imps430_ise_multisim_myhard_added_old/1/rtl/ipms430_sys.vhd" line 677: Instantiating black box module <GSRAMV_64_256_16mbf>.


    podczas "translate" warning ten zamienia się w błąd:

    Code:
    ERROR:NgdBuild:604 - logical block 'proc_system/RAM0' with type 'GSRAMV_64_256_16mbf' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name. Symbol 'GSRAMV_64_256_16mbf' is not supported in target 'spartan3'.
    
    ERROR:NgdBuild:604 - logical block 'proc_system/rom0' with type 'gsramv_64_512_16bf' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name. Symbol 'gsramv_64_512_16bf' is not supported in target 'spartan3'.


    szukalem rozwiazania na internecie ale nic nie znalazłem, jakoś za bardzo nikt kto tutaj za mnie ma byc odpowiedzialny to nie ma pojecia o fpga, a Ci co maja pojecia to mówią że nie maja czasu i że zajmuja sie tylko symulacja itd... W xilinxe znalazlem te warningi i one są rzekomo generowane wtedy gdy nie dostarcza się kodu HDL modułu, tylko ze ja ten kod dostarczam, ale ise go chyba nie widzi podczas syntezy??? Czy ktoś wie co trzeba zrobic aby ise zobaczylo ta implementacje? Pozostale moduly w verilogu działają poprawnie, są tak samo napisane (a przynajmniej ja nie widzę różnicy - jedyne co je różni to, że są mniejsze).




    pozdrawiam i dziękuję za wszelką pomoc :)
  • PCBwayPCBway
  • Pomocny post
    Poziom 28  
    za malo informacji by wiarygodnie podac przyczyne problemu,
    wyglada na to, ze verilog kod <gsramv_64_512_16bf> to wrapper
    do jakiejs pamieci, ktora w zamysle autorow ma byc wygenerowana
    przez coregen ise i tej pamieci Ci brakuje, stad masz 'black-box';

    ------------
    Cytat:
    Niestety oni tylko ten kod symulowali

    prawdopodobnie nikt sie nawet nie wysilal, by wygenerowac te
    pamiec, do symulacji uzyto 'simulation model' ... :)
    musisz zdobyc specyfikacje potrzebnej pamieci i zgodnie
    z nia sam uruchomic coregen;
    ew. napisac w vhdl/verilogu;

    J.A
  • Poziom 11  
    dzieki wielkie, dokładnie to samo udalo mi się wyciągnąć od kolesia który zajmuje się tutaj fpga, ale dotarcie do niego trwalo 3 dni :)