Elektroda.pl
Elektroda.pl
X
Proszę, dodaj wyjątek dla www.elektroda.pl do Adblock.
Dzięki temu, że oglądasz reklamy, wspierasz portal i użytkowników.

Obniżanie napięcia sygnału zegarowego

17 Sie 2009 11:58 759 2
  • Poziom 11  
    Mam następujący problem: tworzę układ do akwizycji danych, gdzie powinienem zapewnić takie samo taktowanie zegarowe dla mojego przetwornika (AD1877) i procesora (At91SAM7SE256). Taktuje je oba z tego samego generatora SG8002CA o częstotliwości 11.2896MHz, który ma '1' logicznej na poziomie 3.3V. Nie zauważyłem jednak, że wejście zegarowe procesora ma ograniczenie '1' logicznej do poziomu 1.95V, a przetwornik ma '1' logiczną od 2.4V. Chciałbym wobec tego zostawić taktowanie przetwornika takiej jak jest, a dostosować poziom logicznej '1' do poziomu akceptowalnego przez mk. Myślałem, żeby stworzyć jakiś układ obniżający napięcie, ale za bardzo nie wiem jaki (czy jakiś bufor, czy może dzielnik napięcia na elementach biernych?) - czy ktoś ma na to jakiś dobry sposób?
  • Poziom 33  
    SoKeks napisał:
    czy może dzielnik napięcia na elementach biernych?

    Witam .
    Sam sobie odpowiedziałeś , najprostsze rozwiązania są najlepsze . :D
    Pozdrawiam .
  • Poziom 11  
    Hmm, czyli proponujesz zwykły dzielnik rezystancyjny. A rozwiązanie pt. 2 diody szeregowo? Wiesz boję się trochę o szybkość działania aplikacji, a poza tym nie mam wyczucia praktycznego, co by się najlepiej sprawdziło.