[FPGA] [FPGA][VHDL] Jak zasymulować prosty dzielnik w VHDL?

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity obrot is
    Port ( CLK : in  STD_LOGIC;
           WYJ : buffer  STD_LOGIC);
end obrot;

architecture Behavioral of obrot is
type stany_automatu is (S0, S1, S2);
signal stan:stany_automatu:=S0;

begin

obracanie: process(CLK)
begin
	if rising_edge(CLK) then
		if stan=S0 then
			stan<=S1;
		end if;
		
		if stan=S1 then
			stan<=S2;
		end if;

		if stan=S2 then
			stan<=S0;
			WYJ <= not WYJ;
		end if;

	end if;
end process obracanie;

end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity obrot is
    Port ( CLK : buffer  STD_LOGIC;
           WYJ : buffer  STD_LOGIC);
end obrot;

architecture Behavioral of obrot is
type stany_automatu is (S0, S1, S2);
signal stan:stany_automatu:=S0;

begin

obracanie: process(CLK)
begin
	if rising_edge(CLK) then
		if stan=S0 then
			stan<=S1;
		end if;
		
		if stan=S1 then
			stan<=S2;
		end if;

		if stan=S2 then
			stan<=S0;
			WYJ <= not WYJ;
		end if;

	end if;
end process obracanie;

end Behavioral;



-----------------
architecture Behavioral of obrot is 
constant clk_period : time := 10 ns;
BEGIN
	clock : PROCESS
	BEGIN
 
	clk <= NOT clk;
		wait for clk_period;
 
	END PROCESS;
end Behavioral;

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
 
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--USE ieee.numeric_std.ALL;
 
ENTITY inter_spi_tb IS
END inter_spi_tb;
 
ARCHITECTURE behavior OF inter_spi_tb IS 
 
    -- Component Declaration for the Unit Under Test (UUT)
 
    COMPONENT inter_spi
    PORT(
           CLK : in  STD_LOGIC;
           SCK : in  STD_LOGIC;    --zegar
           SI  : in  STD_LOGIC;    --wejście danych
           SO  : out  STD_LOGIC;   --wyjście danych
           CS  : in  STD_LOGIC;    --chip select - aktywne 0
           WYJ : out STD_LOGIC_VECTOR (7 downto 0) --wyjściowy port
        );
    END COMPONENT;
 
 
   --Inputs
   signal CLK : STD_LOGIC := '0';
   signal SCK : STD_LOGIC := '0';
   signal SI  : STD_LOGIC := '0';
   signal CS  : STD_LOGIC := '1';
           
 	--Outputs
   signal SO  : STD_LOGIC;
   signal WYJ : STD_LOGIC_VECTOR (7 downto 0);
 
   -- Clock period definitions
   constant CLK_period : time := 10 ns;
 
BEGIN
 
	-- Instantiate the Unit Under Test (UUT)
   uut: inter_spi PORT MAP (
          CLK => CLK,
          SCK => SCK,
          SI => SI,
          CS => CS,
          SO => SO,
          WYJ => WYJ
        );
 
   -- Clock process definitions
   CLK_process :process
   begin
		CLK <= '0';
		wait for CLK_period/2;
		CLK <= '1';
		wait for CLK_period/2;
   end process;
   
   SCK_proces :process
   begin
      SCK <= '0';
      wait for 45*CLK_period;
      SCK <= '1';
      wait for 45*CLK_period;
   end process;   
       
   -- Stimulus process
   stim_proc: process
   begin		
      -- hold reset state for 100 ns.
      wait for 100 ns;	
 
      wait for CLK_period*10;
 
      -- insert stimulus here 

      
      wait;
   end process;
 
END;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity inter_spi is
    Port ( CLK : in  STD_LOGIC;    --zegar dla struktury FPGA    f_CLK >> f_SCK
    	   SCK : in  STD_LOGIC;    --zegar z układu master SPI
           SI  : in  STD_LOGIC;    --wejście danych
           SO  : out  STD_LOGIC;   --wyjście danych
           CS  : in  STD_LOGIC;    --chip select - aktywne 0
           WYJ : out STD_LOGIC_VECTOR (7 downto 0)); --wyjściowy port
end inter_spi;

architecture Behavioral of inter_spi is
signal synchro_zeg_SPI : STD_LOGIC_VECTOR (4 downto 0) := "00000";
signal synch : STD_LOGIC := '0';

signal pom : STD_LOGIC := '0';

begin

	zegar_glowny: process(CLK)
	begin
		if rising_edge(CLK) then
			synchro_zeg_SPI <= SCK & synchro_zeg_SPI(4 downto 1);
		end if;
	end process;

	odbierz_dane: process(synch)
	begin
		if synch='1' then
			pom <= not pom;
		end if;
	end process;

with synchro_zeg_SPI select
	synch <= '1' when "11110",
		 '1' when "11100",
		 '1' when "11000",
		 '1' when "10000",
		 '0' when others;
		
SO <= pom;
end Behavioral;