Elektroda.pl
Elektroda.pl
X
Proszę, dodaj wyjątek dla www.elektroda.pl do Adblock.
Dzięki temu, że oglądasz reklamy, wspierasz portal i użytkowników.

Virtex-5 block ram i rejestry wejściowe

26 Cze 2011 11:18 1334 6
  • Poziom 22  
    Witam. Jestem w trakcie realizacji projektu pod technologię ASIC, jednak obecnie potrzebuję przetestować projekt na Virtexie-5. Problem mam jednak z układami pamięci. W projekcie zastosowałem pamięci które dostają adres z układu rejestrowego, więc nie potrzebują rejestrów na wejściu. Mają tylko rejestry na wyjściu. Natomiast z tego co zauważyłem w block-ramie w Virtexie-5 jedyną opcją na rejestry na wyjściu. Trudno byłoby mi też pobrać adres sprzed mojego rejestru.
    Ma ktoś może pomysł jak w Virtexie-5 zrealizować pamięć bez rejestrów wejściowych?
  • Poziom 22  
    I dałoby się zrobić pamięć 256kB w taki sposób?
  • Poziom 30  
    kafka napisał:
    I dałoby się zrobić pamięć 256kB w taki sposób?

    Virtex-5 Family Overview, pierwsza tabelka Max Distributed RAM. Tylko uszczupli cię to o sporo zasobów logicznych. Możesz zawsze dołączyć później RAM jako osobny blok razem z Twoim projektem, pewnie korzystasz z jakiś narzędzi pokroju Cadence ?

    BTW. Można wiedzieć co to za ASIC, że potrzeba tyle w budowanej pamięci ? Do jakiegoś video/audio processingu?
  • Poziom 22  
    No nie jest to zbyt optymalne rozwiązanie. Jakby te rejestry wejściowe dało się na latche zamienić albo przynajmniej jakby było wejście enable do nich...
  • Poziom 20  
    tymon_x napisał:
    To chyba lepiej podać się Block RAM'owi niż z nim walczyć ?


    Jakie opóźnienie chcesz mieć między zapisem a odczytem tej samej komórki pamięci? Czy w projekcie jest konieczność czytania w cyklu N wartości zapisanej w cyklu N-1? Jeśli nie, to wydaje mi się, że nie powinno mieć znaczenia czy pamięć ma rejestry od strony wejścia czy wyjścia, opóźnienie w obydwu przypadkach będzie takie same.

    Pzdr
    TW