Elektroda.pl
Elektroda.pl
X
Proszę, dodaj wyjątek dla www.elektroda.pl do Adblock.
Dzięki temu, że oglądasz reklamy, wspierasz portal i użytkowników.

VHDL symulacja w ISE 9.2i

05 Mar 2013 13:09 1383 2
  • Poziom 2  
    Mam program VHDL wygenerowany w wyniku działania innego programu mojego autorstwa z drabinek. Ten kod to w istocie implementacja FSM.

    Kod: vhdl
    Zaloguj się, aby zobaczyć kod


    Program nie wyświetla błędów, natomiast nie potrafię go poprawnie zasymulować. Tzn mogę ustawić zegar i wejścia, ale na wyjściach wyświetla mi
    -----------------u---------------------

    Będę wdzięczny za wszelkie wskazówki
  • Pomocny post
    Poziom 29  
    Pierwsze co mi się rzuca w oczy - masz niepodłączony reset, stan początkowy automatu jest nieustalony. Druga rzecz to konstrukcja typu
    Kod: vhdl
    Zaloguj się, aby zobaczyć kod
    jest niepoprawna - else i wszystko do end if jest zbędne.
    Trzecia rzecz:
    Kod: vhdl
    Zaloguj się, aby zobaczyć kod
    - na liście sygnałów powinien znaleźć się też input.
  • Poziom 2  
    zadeklarowałem reset:
    Kod: vhdl
    Zaloguj się, aby zobaczyć kod


    i dodałem input do bloku logic
    Kod: vhdl
    Zaloguj się, aby zobaczyć kod


    Nie wiem jak zadeklarować stan początkowy(s0) Próbowałem już na różne sposoby ale bez powodzenia...

    Dodano po 26 [minuty]:

    ok problem rozwiązany
    Kod: vhdl
    Zaloguj się, aby zobaczyć kod


    Dziękuje za pomoc ;)