Elektroda.pl
Elektroda.pl
X
Arrow Multisolution Day
Proszę, dodaj wyjątek www.elektroda.pl do Adblock.
Dzięki temu, że oglądasz reklamy, wspierasz portal i użytkowników.

Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC

ghost666 27 Lut 2015 14:23 1914 0
  • Wstęp

    Przetworniki analogowo-cyfrowe (ADC) o sukcesywnej aproksymacji (SAR) nazywane są tak z uwagi na wykorzystanie w nich rejestru sukcesywnej aproksymacji. Układy tego rodzaju są popularne w aplikacjach wymagających precyzji do 18 bitów i prędkości przetwarzania do 5 MSPS. Ich zalety to: niewielki rozmiar, niski pobór mocy, brak opóźnień i łatwość aplikacji w systemie.

    Procesor może kontrolować układ ADC przez szereg różnych interfejsów szeregowych lub równoległych, takich jak SPI, I?C czy LVDS. Poniższy artykuł omawia techniki projektowania interfejsów cyfrowych, mające zapewnić niezawodną i poprawną pracę układów. Omówione zostaną poziomy i sekwencjonowanie załączania zasilania, stany wyjściowe podczas załączania układu, a także zagadnienia związane z zależnościami czasowymi w systemie, jakością sygnału cyfrowego oraz powstawanie błędów na skutek aktywności po stronie cyfrowej systemu.

    Poziomy napięć zasilających sekcję I/O ADC i sekwencjonowanie załączania zasilaczy

    Większość przetworników SAR ADC wymaga podawania osobnego zasilania na sekcję wejść i wyjść cyfrowych, nazywanego VIO lub VDRIVE. Od napięcia tego uzależnione są poziomy logiczne i kompatybilność interfejsu cyfrowego. Powinno ono być takie samo jak procesor (?C, DSP, FPGA etc.) kontrolujący przetwornik. Wejścia cyfrowe powinny mieścić się w zakresie od DGND-0,3 V do VIO+0,3 V, aby nie przekraczać maksymalnych parametrów elektrycznych układów. Kondensatory odsprzęgające powinny być montowane blisko pinów zasilania VIO, pomiędzy napięciem zasilającym a masą cyfrową.

    Przetworniki, które wykorzystują kilka napięć zasilających, mogą mieć zdefiniowaną, preferowaną kolejność ich załączania. W nocie aplikacyjnej AN-932AN-932, zapewnia dobry podręcznik, opisujący jak zrealizować takie sekwencjonowanie. Aby uniknąć polaryzowania w kierunku przewodnictwa diod zabezpieczających przed ESD i podawania zasilania na rdzeń cyfrowy, co może go wprowadzić w stan nieustalony, warto najpierw podać napięcie na I/O, a dopiero potem na układy podłączone do interfejsu cyfrowego przetwornika. Zazwyczaj napięcia dla sekcji analogowej ADC podaje się przed napięciami sekcji I/O, jednakże nie jest to prawdą dla wszystkich układów ADC. Warto przeczytać dokładnie kartę katalogową, przed przystąpieniem do projektowania systemu, aby zapewnić sobie odpowiednie sekwencjonowanie zasilania.

    Stany cyfrowe na I/O podczas załączania układu

    Dla poprawnej inicjalizacji niektóre przetworniki SAR ADC wymagają zdefiniowania odpowiednich stanów lub sekwencji logicznych, aby zrealizować funkcje takie jak np. reset urządzenia lub przejście w tryb standby albo power-down. Po ustabilizowaniu się wszystkich napięć zasilających, podawana jest zdefiniowana sekwencja impulsów zapewniająca start przetwornika w znanym, ustalonym stanie. Na przykład stan wysoki na RESET o czasie trwania co najmniej 50 ns potrzebny jest do poprawnego skonfigurowania układu AD7606 do normalnej pracy po podaniu zasilania.





    Żadne z pinów cyfrowych nie powinny być zapisywane ani odczytywane, zanim interfejs cyfrowy w pełni się ustabilizuje. Piny startu konwersji (CNVST) są bardzo czułe na szum w przetwornikach SAR ADC. Na rysunku pierwszym pokazano przykład, w którym cPLD, sterujące układem, ustawia na CNVST stan wysoki, w czasie gdy AVCC, DVCC i VDRIVE nadal narastają. Może to wprowadzić omawiany układ - AD7357 - w nieustalony stan. Kontroler układu ADC powinien utrzymywać CVNST w stanie niskim aż do pełnej stabilizacji napięć zasilających przetwornik.

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek 1. Ustawienie stanu wysokiego na CNVST może powodować wprowadzenie układu w stan nieustalony.


    Zależności czasowe interfejsu cyfrowego

    Po ukończeniu konwersji procesor może odczytać jej wynik z pomocą interfejsu szeregowego lub równoległego. Aby odczytać je w poprawny sposób, przestrzegać trzeba konkretnych, zdefiniowanych zależności czasowych, takich jak na przykład zdefiniowane są dla interfejsu SPI. Nie należy przekraczać tych specyfikacji. Maksymalna przepustowość interfejsu ograniczona jest czasem trwania całego cyklu, a nie jedynie minimalnym czasem trwania okresu sygnału zegarowego. Rysunek drugi wraz z dalszymi równaniami pokazuje przykład, w jaki sposób wyznaczyć można marginesy czasu w systemie. W poniższym przykładzie procesor generuje zegar dla ADC i odczytuje z niego dane.

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek 2. Marginesy czasu transmisji cyfrowej.


    tCYCLE = tJITTER + tSETUP + tPROP_DATA + tPROP_CLK + tDRV + tMARGIN
    tCYCLE : Okres zegarowy = 1/fCLOCK
    tJITTER: Szum fazowy zegara
    tSETUP: Czasu konfiguracji hosta
    tHOLD: Czas trzymania hosta
    tPROP_DATA: Opóźnienie propagacji sygnału po linii od ADC do hosta
    tPROP_CLK: Opóźnienie propagacji zegara od hosta do ADC
    tDRV: Czas pomiędzy zboczem zegara a wystawieniem poprawnych danych
    tMARGIN: Margines czasu ? 0 oznacza, że zostały spełnione specyfikacje.

    Margines czasu wynosi:

    tMARGIN_SETUP = tCYCLE(min) ? tJITTER ? tSETUP ? tPROP_DATA ? tPROP_CLK ? tDRV(max)

    Równanie to definiuje minimalny czas trwania okresu zegarowego (albo maksymalną jego częstotliwość) jako funkcję opóźnień w systemie. Margines musi być większy lub równy zeru, aby spełnione były wszystkie specyfikacje interfejsu. Zwiększenie okresu jest proponowane jako metoda na poradzenie sobie z nadmiernymi opóźnieniami w systemie. Jeśli w liniach interfejsu znajdują się dodatkowe elementy takie bufory, izolatory czy translatory poziomów, trzeba dodać ich opóźnienie do tPROP_CLK oraz tPROP_DATA.

    Podobnie margines czasu trzymania danych dla hosta wynosi:

    tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV ? tJITTER ? tHOLD

    Równanie na czas trzymania danych definiuje jakie musi być minimalne opóźnienie w systemie, aby uniknąć powstawania błędów w transmisji.

    Wiele z produkowanych przez firmę Analog Devices przetworników SAR ADC z interfejsem SPI nadaje MSB danych na opadającym zegarze CS lub CNV, a następne bity danych podawane są już na opadającym zboczu sygnały SCLK, jak pokazano to na rysunku 3. Trzeba to uwzględnić w powyższych równaniach.

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek 3. Zależności czasowe interfejsu SPI układu AD7980 w trybie 3-przewodowym /CS.


    Zatem, oprócz maksymalnej częstotliwości sygnału zegarowego, maksymalna prędkość pracy interfejsu cyfrowego zależy także od innych zmiennych: czasu ustalania danych i ich trzymania, opóźnień propagacji i szumu fazowego zegara.

    Rysunek czwarty pokazuje schemat układu DSP połączonego z układem SAR ADC - AD7980 - w trybie trójprzewodowym /CS przy VIO = 3,3 V. DSP zatrzaskuje sygnał SDO na opadającym zboczu SCLK. DSP specyfikuje, że minimalny czas ustalania wynosi 5 ns, a trzymania 2 ns. Dla typowej płytki drukowanej z laminatu FR-5, czas propagacji wynosi około 180 ps/cal. Czas propagacji bufora w interfejsie wynosi 5 ns, całkowity czas propagacji zatem wyznaczamy jako:

    tprop = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.
    tJITTER = 1 ns.
    SCLK ma 30 MHz, zatem tCYCLE = 33 ns.
    tSETUP_MARGIN = 33 ns ? 1 ns ? 5 ns ? 7 ns ? 11 ns ? 7 ns = 2 ns
    tHOLD_MARGIN =11 ns + 7 ns + 7 ns ? 1 ns ? 2 ns = 22 ns

    Marginesy ustalania i trzymania są dodanie, zatem zegar interfejsu SPI może pracować przy 30 MHz.

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek 4. Interfejs cyfrowy pomiędzy DSP a AD7980.


    Jakość sygnału cyfrowego

    Integralność sygnału cyfrowego, w którą wliczają się i zależności czasowe, i jakość samego przebiegu cyfrowego, zapewnia, że sygnały są odbierane w odpowiedni sposób, nie interferują ze sobą. Daje to pewność, iż nie będą one także w stanie uszkodzić układów na swojej drodze i nie wprowadzą w systemie zakłóceń elektromagnetycznych. Jakość sygnału cyfrowego definiowana jest wieloma czynnikami, z których szereg opisano na poniższym rysunku. Poniższa sekcja ma za zadanie omówić: przeregulowanie (overshoot), oscylacje (ringing), odbicia (reflection) oraz przesłuch (crosstalk).

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek 5. Typowe specyfikacje jakości sygnału analogowego.


    Odbicie sygnału jest wynikiem niedopasowania impedancji. Sygnał podróżujący w ścieżce napotyka zmianę impedancji, za każdym razem gdy trafia na jakiś interfejs. Część energii sygnału odbija się wtedy, a część leci dalej w tym samym kierunku. Odbicia powodować mogą przeregulowanie i niedoregulowanie sygnału, wzbudzenia lub niemonotoniczny charakter zboczy zegara przy jego odbiorniku.

    Przeregulowanie i niedoregulowanie może uszkodzić elementy zabezpieczające wejście lub skrócić czas bezawaryjnej pracy układu scalonego. Rysunek 6 pokazuje maksymalne parametry wejściowe układu AD7606. Napięcie na wejściu cyfrowym powinno mieścić się w zakresie od -0,3 V do VDRIVE+0,3 V. Oscylacje napięcia, pomiędzy poziomami VIL i VIH mogą dodatkowo powodować powstawanie błędów logicznych.

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek 6. Maksymalne parametry elektryczne układu AD7606.


    Aby zminimalizować odbicia:

    * Ścieżki powinny być możliwie krótkie.
    * Trzeba zadbać o dopasowanie impedancji ścieżek.
    * Konieczna jest eliminacja ślepych odcinków ścieżek.
    * Trzeba wykorzystywać odpowiednie terminatory linii.
    * Powrót prądu transmisji powinien następować przez wylewkę masy z małą powierzchnią pętli.
    * Korzystać trzeba z możliwie niskich prądów i prędkości narastania sygnału.

    Istnieje szereg programów, pozwalających na wyznaczanie impedancji ścieżki (np. Polar Instruments Si9000 PCB transmission line field solver). Ułatwiają one projektowanie systemu poprzez umożliwienie takiego zaprojektowania linii transmisyjnej, aby spełniała wymagania. Program jako parametry wejściowe potrzebuje geometrii ścieżki oraz rodzaju i grubości dielektryka.

    Modele IBIS są wchodzącym właśnie do użycia standardem, jaki pozwala na opis zachowań analogowych transmisji cyfrowych. Dostępne są modele IBIS wielu układów produkcji Analog Devices. Symulacje z ich wykorzystaniem pozwalają na opracowanie strategii projektowania systemu. Mogą także pomóc sprawdzić jakich problemów można się spodziewać podczas projektowania i prototypowania układu.

    Rysunek 7 pokazuje dwa prototypy, w jednym zegar podłączony jest do układu poprzez 12" linię mikropaskową, a w drugim poprzez opornik 43 ? i taką samą linię.

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek 7. Modele podłączenia zegara do układu AD7606.


    Rysunek 8 pokazuje, jak duże jest przeregulowanie na SCLK1 (naruszające zakres ?0.3 V do +3,6 V) szeregowy opornik pozwala na zredukowanie prędkości narastania sygnału i ogranicza wzbudzenie. Pozwala to pozostać sygnałowi w specyfikacji.

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek. Wyniki symulacji IBIS pokazujące przeregulowanie sygnału.


    Przesłuch powstaje na skutek sprzęgania się energii jednej linii transmisyjnej w sposób elektryczny (pojemnościowy) albo magnetyczny (indukcyjny) z inną linią. Ilość przesłuchu zależy od czasów narastania sygnału, długości równoległego fragmentu linii i odległości pomiędzy nimi.

    Niektóre zabiegu minimalizujące przesłuch to:

    * Zwiększenie odległości pomiędzy ścieżkami.
    * Minimalizacja odcinków równoległych.
    * Prowadzenie ścieżek blisko wylewki.
    * Odpowiednie terminowanie linii.
    * Redukcja prędkości narastania sygnału.

    Pogarszanie parametru na skutek aktywności sekcji cyfrowej

    Aktywność sekcji cyfrowej może pogorszyć parametry SAD ADC, zmniejszając stosunek sygnału do szumu (SNR) poprzez wprowadzanie szumu cyfrowego do poziomu masy, poprzez interferencje z sygnałami cyfrowymi oraz na skutek szumu fazowego (jitteru) sygnału taktującego konwersję.

    Jitter sygnału zegara próbek ogranicza SNR, szczególnie w systemach, gdzie na wejściu znajduje się sygnał o wysokiej częstotliwości. Jitter próbkowania pochodzić może z układu ADC oraz z sygnału zegarowego. Ten pierwszy zależny jest od samego przetwornika, a ten drugi od źródła sygnału zegarowego. Szum fazowy jest generalnie uzależniony od jitteru zewnętrznego zegara.

    Całkowity jitter systemu powoduje powstawanie błędu napięciowego, SNR systemu ograniczony jest poprzez:

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC


    gdzie f to analogowa częstotliwość wejściowa a tj to lokalny jitter zegara. Na przykład przy analogowym wejściu o częstotliwości 10 kHz i szumie fazowym 1 ns SNR ograniczony jest do 84 dB.

    Projektowanie niezawodnych interfejsów cyfrowych do SAR ADC
    Rysunek 9. Błąd napięciowy powodowany przez szum fazowy zegara próbkującego.


    Szum zasilania powodowany przez wyjścia cyfrowe powinien zostać odizolowany od czułych wejść analogowych. Rozdzielenie i osobne odsprzęganie linii zasilania cyfrowego i analogowego jest niezwykle istotne. SAR ADC o wysokiej precyzji są też bardzo czułe na przebiegi w interfejsie cyfrowym układu, a praca impulsowa lepiej sprawdza się niż ciągłe nadawanie zegara. Karty katalogowe tych układów precyzują, kiedy w interfejsie powinna zostać zachowana 'cisza' pozwalająca na ograniczenie zakłóceń, jednakże minimalizacja ilości transmisji w tym czasie może być problematyczna, szczególnie przy ADC o wyższej przepustowości.

    Podsumowanie

    Należy zwrócić szczególną uwagę na to, co dzieje się po stronie cyfrowej przetwornika SAR ADC, aby zapewnić mu poprawne działanie. Błędy powstałe na skutek nieodpowiednio zaprojektowanego interfejsu cyfrowego przetwornika mogą wprowadzić go w stan nieustalony lub pogorszyć jego parametry pracy. Powyższy artykuł powinien pomóc projektantom w zrozumieniu jakie są podstawowe powody niepoprawnego działania interfejsu cyfrowego i zapewnić dobre ich rozwiązanie.

    Źródło:

    http://www.analog.com/library/analogdialogue/archives/49-01/digital_interface.html


    Fajne!
  • Arrow Multisolution Day