Co do dość szybkiego zbierania danych?

Question

Dane z 2, albo 4 12-bitowych ADC, po 65Msps; przez kilka, może kilkanaście us. Rozważam takie możliwości:* pamięć FIFO: 74V215 (512 słów 18-bitowych,...

Freddie Chopin · Answer

Bardziej istotną informacją byłoby to, ile dokładnie próbek chcesz zebrać.

_jta_ · Answer

Ilość próbek jeszcze nie jest dokładnie określona, więcej oznacza większy zakres możliwości zastosowania, około 500 na ADC raczej będzie trochę za mało, około 1000 na ADC będzie zadowalające - czyli przydałoby się móc zapisać z 8kB danych (możliwość zapisania ze 2X więcej będzie użyteczna - to pozwoli zachować gotowość do dalszego zbierania danych po wystąpieniu zdarzenia, które zaklasyfikuje się do zapisania - dopiero dwa zdarzenia w małym odstępie czasu spowodują "czas martwy"). CPLD chyba nie mają takiej pamięci, a jeśli mają, to pewnie ceny są bardzo wygórowane?

ALTERA Cyclone II EP2C5T to jedna z najtańszych FPGA, dostępnych jako development board, jakie widzę - i ma prawie 120kb (czyli 15kB, wystarczy z zapasem) do wykorzystania bez redukcji możliwości logiki, to powinno wystarczyć aż nadto; najszybsza wersja ma chodzić na 250MHz, ale pewnie tanio będzie najwolniejsza - czy zdąży z zapisywaniem danych do wewnętrznej pamięci RAM? No i muszę policzyć, czy pinów I/O wystarczy na 4 ADC (pewnie do dyspozycji będzie poniżej 80).

Pewnie nieco większe możliwości (więcej pinów I/O, i mam wrażenie, że dużo szybszy zegar, do około 1GHz) mają Spartan 3 (XC3S50AN) i Spartan 6 (XC6SLX9, albo XC6SLX16), też są łatwo i tanio dostępne jako development board (i wszystkie 3 w podobnej cenie na AliExpress), więc jeśli możliwości tej Altery byłyby za małe (choćby ze względu na ilość dostępnych pinów I/O), to byłyby następne w kolejce.

Czy masz jakieś konkretne informacje co do możliwości tych układów?

Co do możliwości użytkowych, to chyba ani FIFO, ani pamięć SRAM nie da możliwości zbierania dalszych danych podczas przesyłania zebranej porcji do zapisania (FIFO, bo się zapełni, a SRAM, bo nie nadąży robić odczytów w przerwach między zapisami); układy PLD (CPLD, jakby jakiś się nadawał, albo FPGA) pewnie dadzą taką możliwość (tylko jest ograniczenie miejsca, jakkolwiek jest development board ze Spartan-em i sporą pamięcią SDRAM, w cenie niewiele wyższej od samych pamięci SRAM, a nawet od 4 FIFO).

Dane mają przychodzić "paczkami" (jak w sygnale pojawia się impuls, to chcemy zapisywać jego kształt; czasem impulsy pojawiają się na kilku wejściach naraz), nie jest przewidywalne, kiedy się pojawią (pochodzą z rozpadów jąder atomowych, bądź promieniowania kosmicznego). Trzeba dane z ADC zapamiętywać "chwilowo" w jakimś buforze (w sposób ciągły), a po wykryciu, że był impuls, przesłać je do dalszej analizy.

See also:
24.11.2004 Ładowarka akumulatorków z płynną regulacją - LM 317
23.02.2003 Prostownik do ładowania akumulatorów (auto)

kk.krz · Answer

Nasuwa mi się myśl - jeśli ważne jest, by te ADC były taktowane symultanicznie i jednocześnie zbierały dane, to
z tego co wiem SMT32F7 ma 3 ADC które mogą pracować w trybie równoległym. W pierwszym poście pisałeś
coś o 4 ADC. Tu już by trzeba użyć kanałów poszczególnych ADC i wówczas chyba nie da się tego zrobić symultanicznie i pojawią się przesunięcia fazy. Jak się mylę, niech mnie ktoś poprawi...

See also:
21.03.2009 Program servisowy Autodata

User removed account · Answer

@_jta_ Jeżeli chcesz pomocy, to podaj oznaczenia przetworników. To pozwoli ustalić interfejs pod kątem ilości linii, napięć i pojemności, layout, a być może wskaże od razu na dedykowany uC lub układ pośredni. Są ADC z wyjściem równoległym prostym i multipleksowanym, są z wyjściem szeregowym, są z wyjściem LVDS i jeszcze setki innych rozwiązań. ADC pewnie też jest jakoś sterowany/wyzwalany i to może być istotne, jeżeli przykładowo nie można ich łączyć w kaskadę. Jeżeli masz wymagania dotyczące wyzwalania, to też trzeba to uwzględnić. Inaczej będzie to działać dla systemu synchronicznego, inaczej dla przeplotu, a inaczej dla indywidualnych podstaw czasu.Zamiast pamięci 16 bitów, użyłbym 32 bitowej, co pozwoli bardziej efektywnie rejestrować dane i później obrabiać je przez uC. @kk.krz Autor tematu pisze o 4 jednostkach i 65 milionach próbek na sekundę, a Ty proponujesz wbudowany ADC, który oferuje 3 jednostki i 2,4 miliona próbek na sekundę/kanał. Trochę duża różnica :/

User removed account · Answer

A może coś typu LPC4370 gdzie masz 80MSPS ADC dużo pamięci dużo mocy obliczeniowej, 1000x łatwiejsza implementacja. Jak zasilisz dwa takie z zegarem przesuniętym o pół okresu do nawet 160MSPS wyciągniesz.

Jezeli myślisz o FPGA to proponował bym się zainteresować przetwornikami z interfejsem JESD204x. Temat na FPGA jest dobrze opanowany- można znaleźć soporo gotowych przykładów i rozwiązań, upraszcza się również płytka drukowana gdzie dla 12 czy 14 linii pracujących w 65MHz trzeba już się napocić niż dla dużo szybszej ale za to jednej.

@kk.krz Mylisz się. Da sięwyciągnąć 7.2MSPS ale nie 65MSPS

kk.krz · Answer

65Ms/s...racja...

_jta_ · Answer

Przymierzamy się do AD9226, ale jak się znajdzie coś lepszego (co znaczy również niedrogiego), to może się to zmienić. Ten LPC4370 wygląda całkiem zachęcająco...

User removed account · Answer

Zastosowanie FPGA to chyba jedyne sensowne rozwiązanie - szczególnie że chcesz wyzwalać eventy akwizycji losowym triggerem z detektora.Bawiłem się jakiś czas temu płytką Terasic DE2-115 (tam jest Cyclone IV) wraz z kartą Terasic DCC (14-bit ADC 150MSPS). Zapisanie paru kB próbek z tą częstością do pamięci FIFO to żaden problem, nie trzeba stosować zewnętrznej pamięci - wszystko się robi w jedym cyklu zegara.Podstawowe pytanie: co dalej chcesz robić z tymi danymi oraz jak często chcesz zbierać te pakiety sampli - porządane funkcjonalności determinują rozwiązania sprzętowe. Najłatwiej z kolejki FIFO odebrać próbki i wysłać po RS-232 do PC, najlepiej byłoby wystać po ethernecie jako pakiet UDP.Moja rada co do sprzętu jest taka, aby zastosować jakąś tanią płytkę ewaluacyjną np. Terasic DE0-nano (bo tania) i dorobić do niej wtykane płytki z przetwornikami ADC. Zdaje się że trudno będzie znaleźć ADC 65MS/s z wyjściami szeregowymi LVDS więc zostają tylko te z wyjściem równoległym ale de0-nano ma chyba 2x32 GPIO.Jak dobrze Cię kojarzę to pracujesz na FUW - jest taki przedmiot jak 'Programowanie układów FPGA' prowadzony przez ludzi z Wydziału oraz jednego człowieka z PW (który robił kiedyś jak pamiętam elektronikę do CERN). Myślę, że oni mogą Ci podpowiedzieć pewne rozwiązania.

_jta_ · Answer

A, nawet kiedyś znałem Pawła Klimczewskiego (pablo), który prowadzi taki wykład, także w tym roku. Oraz mam paru dobrych znajomych w zakładzie, który coś na FPGA projektował do eksperymentów w CERN-ie i w DESY. Wystarczyło wpisać odpowiednie zapytanie do Google - jednak świat jest mały.

Poza tym widzę, że były ze 3 inne projekty z FPGA osób, z którymi nie mam tak bliskiej znajomości - no cóż, u nas samych profesorów jest ze dwustu...

Jak na razie na najbardziej sensowne wyglądają rozwiązania: kilka AD9226 + FPGA + STM32 (a może "malinka"? STM32 jest albo niewiele tańszy, ale z dużo mniejszymi możliwościami komunikacji i przetwarzania, albo droższy od najtańszej "malinki"); albo kilka LPC4370 + cokolwiek na magazyn zebranych danych (one mają nawet Ethernet).

See also:
24.11.2004 Ładowarka akumulatorków z płynną regulacją - LM 317
23.02.2003 Prostownik do ładowania akumulatorów (auto)

simw · Answer

A może to będzie jeszcze pomocne:http://surf-vhdl.com/how-to-connect-an-adc-to-an-fpga/

User removed account · Answer

@_jta_ Przy 65MSPS i takich wymaganiach jak pokazałeś ja bym poszedł w kierunlu LPC. Jeżeli te wymagania mogą w przyszłości wzrosnąć - FPGA. A tak przy okazji z ciekawości co to za projekt w jądrówce o tak małym budżecie? Może to jakieś ćwiczenia dla studentów?

User removed account · Answer

Dla mnie FPGA ma tę zaletę, że można wszystko dokładnie zaprojektować i zasymulować jeszcze na etapie pisania "kodu" - istnieją o wiele lepsze narzędzia do symulacji i weryfkacji projektu. I jest całkowicie deterministyczny dla zwykłego inżyniera w odróżnieniu od super zoptymalizownego kodu maszynowego.Pamiętaj że w środku FPGA też możesz mieć procesor -- na przykład ARMa więc odpada potrzeba zewnętrznego STM - prowadzą do tego dwie drogi: synteza soft-cpu (jak Microblaze od Xilinx, NIOSII od Altera/Intel czy LEON3 wspierany przez ESA) albo po prostu na jednym waflu krzemu masz FPGA i rdzeń ARM (FPGA SoC - System on a chip). Możesz zapuścic na chipie FPGA pełnego Linuksa czy FreeRTOS.Parę lat temu zrobiłem na Hożej dokładnie to, co teraz Ty chcesz zrobić - tylko mój ADC chodził na 200 kSps i zapisywał do pamięci impulsy z lasera. Potem dane były wysyłanego do PC/LabView, wszystko w/w kursie programowania FPGA

_jta_ · Answer

ADC 65MS/s z wyjściami szeregowymi wymagałoby taktowania 1GHz, więc pewnie co wolniejsze FPGA (np. z zegarem 250MHz) nie dałyby rady. Pytanie, czy najtańsze FPGA (CycloneII EP2C5T, link w #3) nadążą z przyjmowaniem danych np. z 4ADC, czy trzeba czegoś szybszego (i na ile)? Ale są i CycloneIV EP4CE6E niewiele droższe.

Na pewno istotne jest to, żeby użyć gotowych płytek produkowanych masowo, i to raczej open-hardware - żeby, jak uznamy, że potrzebujemy więcej takich torów pomiarowych, nie okazało się, że już takich płytek nie ma, bo jedyny producent zmienił branżę, i trzeba przerabiać projekt na coś, co aktualnie jest dostępne.

See also:
24.11.2004 Ładowarka akumulatorków z płynną regulacją - LM 317
23.02.2003 Prostownik do ładowania akumulatorów (auto)

User removed account · Answer

To w takim razie ja bym się jednak decydował na procesor. Płytki tanie, dostępne i o znanych schematach. Do tego nie podejrzewam aby NXP w najbliższym czasie zamierzał porzucić branżę pólprzewodnikow i zamiast tego otwierać bary z hot-dogami w centrach handlowych

_jta_ · Answer

Masz na myśli LPC4370? Właśnie znalazłem, płytka z czymś takim (znaleziona przez findchips.com) kosztuje 77zł (nie doczytałem, netto czy brutto). A to, co mi podałeś, $20+VAT.

vertigo_02 · Answer

Hej,Można to pewnie szacować na podstawie danych katalogowych i dostępnych zasobów, ale aby się upewnić, że to się wyrobi czasowo, możesz wykonać projekt FPGA i syntezer zwróci Ci informację o maksymalnych częstotliwościach. W razie potrzeby przeniesienie projektu na inny układ nie powinno być dużą pracą.

User removed account · Answer

Tak jak napisał vertigo_02 - nie patrz na zegar. Tutaj ważny jest projekt FPGA. Typowa problematyczna sytuacja to taka, kiedy masz np. szeroką magistralę danych i zegar taktujący, ale z powodu złego ułożenia logiki w komórkach elementarnych FPGA część bitów z szyny danych dociera parę ns po zboczu narastającycm zegara - wtedy to co odbiera dane widzi bajt/słowo które jest mieszaniną poprzedniej i następnej wartości. Ale narzędzia pomagają zrobić projekt aby było dobrze.CycloneIV bez problemu przyjmie dane z tylu przetwoników ile uda Ci się połączyć do pinów. Zaletą FPGA jest to że działa równolegle oraz możesz dowolnie projektować sobie peryferia. Podczas gdy w mikrokontrolerze jeseś skazany na to zrobił producent no i program wykonuje się sekwencyjnie. Chcesz 16 uartów pracujących _równocześnie_? W FPGA nie na problemu w mikrokontrolerze zapomnij.W poście #3 podałeś link ale chyba do opisu samego układu - nie widzę tam opisu płytki. Jeśli kupujesz płytkę upewnij się że ma wbudowany programator - u Altery nazywa się to USB Blaster II.

User removed account · Answer

To nie tak. Chcesz ADC65MSPS + Ethernet + USB HS + 5uartów za $8 - w FPGA zapomnij. W uC możesz mieć.W życiu zawsze coś za coś

User removed account · Answer

To nie tak. Chcesz ADC65MSPS + Ethernet + USB HS + 5uartów za $8 - w FPGA zapomnij. W uC możesz mieć.W życiu zawsze coś za coś [/quote]To teraz zadaj sobie pytanie czy możesz dokonywać jednoczesnego (*) odczytu z 8 przetworników ADC65MSPS i wysyłać w tym samym czasie dane do interfejsu MII tak aby osiągnąć maksymalną przepustowość FastEthernetu 97Mbps. No i taki projekt w LPC jest zupełnie nieprzenaszalny na inne platformy podczas gdy projekt FPGA można uruchomić na dowolnej platformie. Jak kolega odkryje że musi dodać ekstra 8 kanałów aby mieć 16 to jedyne co musi zrobić to (a) wziąć większe FPGA dowolnego producenta (b) zrobić copy&paste w pliku HDL (*) w tym kontekście jednoczesne oznacza, że każdy z ADC jest wyzwalany z opóźnieniem wynikającym z propagacji sygnału na PCB - czyli ułamki ns.

User removed account · Answer

Zauważ że ja nie piszę że FPGA jest gorsze, tylko że wszystko ma swoje zastosowanie i cenę.

User removed account · Answer

Oczywiście - tylko _jta_ pyta o rozwiązanie do instrumentu pomiarowego elektroniki jądrowej - który to zazwyczaj jest skompikowany ale wykonywany w małych ilościach. Gdybyśmy szukali rozwiązania dla wypasionego sterownika miksera kuchennego czy termostatu to cena miałaby uzasadnienie. W CERNie nie stosują AVRów za 99p sztuka tylko układów FPGA za kilka tysięcy

User removed account · Answer

No właśnie się zdziwiłem że aż tak ważna jest cena, kiedyś jak pracowałem w NPL jako programista (dawno dawno temu) wszystko dla fizyków jądrowych mogło być problemem ale nie budżet - a przynajmniej nie takie ograniczenia jak tam byle rurka kosztuje tyle co 50 tych FPGA. Ale kol. napisał że jest bardzo budżetowy tak że proponuję rozwiazania tanie.

User removed account · Answer

W nauce są pieniądze jak masz przyznany grant na badania - ale jak nie masz grantu to może być cienko. Myślę, że kupno płytek ewaluacyjnych to maks. 1000 zł za kompletny harware ze ethernetem, przetwornikami itp a to nie powinno być problemem. Ale najdroższa będzie tutaj praca człowieka a nie hardware - bo taki LPC też sam się nie zaprogramuje.Też pracowałem w NPL Pozdrowienia z Teddington.

User removed account · Answer

Jako naukowiec, czy służba pomocnicza jak ja (czyli wyrobnik dla badaczy)?

_jta_ · Answer

Z budżetem bywa różnie, czasem są duże pieniądze (jak jakiś ważny decydent nabierze przekonania, że te badania są ważne, tak było choćby z "zimną syntezą", dziś duża część sprzętu i materiałów, jakie mamy, pochodzi z tamtego czasu; za to wyposażenie sali dydaktycznej zawdzięczamy powrotowi koncepcji budowania elektrowni atomowej i potrzebie kształcenia kadr do jej obsługi), zwykle ich nie ma. O ile mi wiadomo, te badania mają służyć leczeniu, więc pewnie finansowanie jest takie, jak służby zdrowia, czyli mierne.

Poleciłem zamówić kartę LPC-Link2 (z LPC4370) i spróbuję coś na tym zrobić. Jest szansa, że to będzie bardziej użyteczne od Tukana, który ponoć kosztuje 12 000 zł, i trzeba go zamawiać kilka miesięcy wcześniej. Ale może też będziemy próbowali robić coś na FPGA. I tu mam pytania: do Virtex-ów jest program do projektowania z wyliczaniem opóźnień propagacji sygnału, czy do tańszych FPGA też? Jest darmowy, czy płatny? Działa tylko pod Windows, czy także pod Wine, albo i wprost pod Linux-em?

See also:
24.11.2004 Ładowarka akumulatorków z płynną regulacją - LM 317
23.02.2003 Prostownik do ładowania akumulatorów (auto)

User removed account · Answer

Do Virtex-7 używa się pakietu Vivado, nie wiem jak wygląda sprawa z licencja na duże układy ale na mniejsze typu Artix-7 da się robić sensowne projekty wersją darmową. Vivado jest jako natywna aplikacja pod Windows i Linux. Załączam kilka obrazków z mojego małego projektu. Można sobie obejrzeć jak wygląda opóźnienie propagacji danego sygnału - tutaj od przerzutnika do wyjściowego pinu jest ok. 9.8 ns (data path delay). Widac też na drugim obrazku gdzie fizycznie umieszczone zostały poszczególne elementy całego projektu.Cała wygoda polega tutaj na tym, że narzędzie do syntezy i implementacji projektu samo rozpoznaje że dane sygnały (np. magistrala danych) są synchroniczne z zegarem i tak umieszcza logikę na chipie aby sygnału dotarły do wyjścia zanim doleci tam zbocze narastające sygnału zegarowego.