Witam.
Chciałem podkręcić cpu w moim Lenovo T60p.
Niestety ten PLL nie pozwala zmieniać fsb z poziomu systemu.
Więc postanowiłem wykonać moda.
Informacje znalazłem na chińskim forum.
Chip posiada 3 wejścia sterujące taktowaniem, na stronie jest tabelka.
Problem jest taki, że wejście, którego stan logiczny chce zmienić z 1 na 0
jest połączone ( ciekawe dlaczego? ) z wyjściem taktowania dla usb ( 48 mhz ).
Więc podciągnięcie tego rezystorem 10k do masy raczej nie chodzi w grę?
Na chińskim forum jest podamy schemat z jakąś bramką logiczną, ale niezbyt rozumiem, jak to miało by działać.
Niestety to chińskie forum, a tłumacz nie tłumaczy dokładnie.
Mógłbym po prostu nie zadawać pytań i to zmontować, ale nie wiem, co to za bramka i jak mam ją ustawić ( wejściem do pinu sterującego? wyjściem? ).
Poniżej zdjęcia, link do schematu laptopa i chińskiego forum
Informacje o PPL:
Schemat moda:
Link: https://forum.51nb.com/forum.php?mod=viewthread&tid=1344334&extra=page%3D7&page=1
Przetłumaczony tekst: ( google translator )
1. Cut off the CPU_BSEL0 signal at the 58th pin (FS_A/USB_48M) of the clock chip (ICS954309/ICS9LPR309AKL) (ie, solder the upper 10k resistor)
2. On the 58th pin of the clock chip (ICS954309/ICS9LPR309AKL) (FS_A/USB_48M) is connected to an inverter
3, the input of the inverter is connected to a pull-down resistor (3.3K-10K).
Important note: (Where the clock chip is: ICS954309/ICS9LPR309AKL model, no matter what brand, Models can be overclocked according to this method.
1. This inverter must select a high-speed chip with a frequency greater than 48Mhz (such as: NC7SV00 (preferred) or 54S00, 74S00)
2. The inverter access position is: at USBCLK_48M Between the 12 ohm resistor on the signal and the PLL chip.
3. The direction of the inverter should not be reversed: it is the output relative to the clock chip. [ Edited by genets on 2013-4-26 05:13 ]
Chciałem podkręcić cpu w moim Lenovo T60p.
Niestety ten PLL nie pozwala zmieniać fsb z poziomu systemu.
Więc postanowiłem wykonać moda.
Informacje znalazłem na chińskim forum.
Chip posiada 3 wejścia sterujące taktowaniem, na stronie jest tabelka.
Problem jest taki, że wejście, którego stan logiczny chce zmienić z 1 na 0
jest połączone ( ciekawe dlaczego? ) z wyjściem taktowania dla usb ( 48 mhz ).
Więc podciągnięcie tego rezystorem 10k do masy raczej nie chodzi w grę?
Na chińskim forum jest podamy schemat z jakąś bramką logiczną, ale niezbyt rozumiem, jak to miało by działać.
Niestety to chińskie forum, a tłumacz nie tłumaczy dokładnie.
Mógłbym po prostu nie zadawać pytań i to zmontować, ale nie wiem, co to za bramka i jak mam ją ustawić ( wejściem do pinu sterującego? wyjściem? ).
Poniżej zdjęcia, link do schematu laptopa i chińskiego forum
Informacje o PPL:
Schemat moda:
Link: https://forum.51nb.com/forum.php?mod=viewthread&tid=1344334&extra=page%3D7&page=1
Przetłumaczony tekst: ( google translator )
1. Cut off the CPU_BSEL0 signal at the 58th pin (FS_A/USB_48M) of the clock chip (ICS954309/ICS9LPR309AKL) (ie, solder the upper 10k resistor)
2. On the 58th pin of the clock chip (ICS954309/ICS9LPR309AKL) (FS_A/USB_48M) is connected to an inverter
3, the input of the inverter is connected to a pull-down resistor (3.3K-10K).
Important note: (Where the clock chip is: ICS954309/ICS9LPR309AKL model, no matter what brand, Models can be overclocked according to this method.
1. This inverter must select a high-speed chip with a frequency greater than 48Mhz (such as: NC7SV00 (preferred) or 54S00, 74S00)
2. The inverter access position is: at USBCLK_48M Between the 12 ohm resistor on the signal and the PLL chip.
3. The direction of the inverter should not be reversed: it is the output relative to the clock chip. [ Edited by genets on 2013-4-26 05:13 ]