Elektroda.pl
Elektroda.pl
X
Elektroda.pl
Relpol przekaźniki
Proszę, dodaj wyjątek dla www.elektroda.pl do Adblock.
Dzięki temu, że oglądasz reklamy, wspierasz portal i użytkowników.

Tanie projektowanie, czyli gdy dobre praktyki są za drogie

ghost666 26 Cze 2019 15:31 2853 1
  • Forum Elektroda.pl od dawna jest źródłem zaawansowanej wiedzy dla inżynierów elektroników, chcących poszerzyć swoje umiejętności m.in. w zakresie projektowania urządzeń elektronicznych. Znajdziemy tutaj wiele tutoriali dotyczących zasad projektowania, pozwalających na maksymalizację parametrów układu. Porady te dotyczą m.in. integralności sygnału, redukcji poziomu szumu w sygnale czy zmniejszeniu poboru mocy przez urządzenie.

    Trzymając się opisanych zasad inżynierowie z łatwością projektować mogą poprawnie działające urządzenia. Ale co jeżeli trzymanie się tych zasad sprawia, że urządzenie będzie niesprzedawalne? To ważna kwestia dla grup projektujących tanie systemy wbudowane czy urządzenia konsumenckie.

    Aby zobaczyć, jak realizowane są ekonomiczne projekty, gdzie czasami trzeba odejść od zasad projektowania, specjaliści z Mentor Graphics zanalizowali projekt BeagleBone Black – popularnego, niedrogiego komputera jednopłytkowego. Aby był on tak tani, projektanci musieli iść na szereg kompromisów. Jako, że schematy i projekty PCB tego układu zostały opublikowane w sieci, tego rodzaju analiza będzie dosyć prosta. Dzięki udostępnieniu dokumentacji całego modułu można przeprowadzić pełną analizę integralności sygnałów w systemie, aby wykryć miejsce, gdzie księgowi kazali „iść na skróty” podczas projektowania elektroniki.

    Pierwotnie wydany w 2013 roku, model Black jest częścią rodziny otwartych komputerów jednopłytkowych. Jest zbudowany w oparciu o SoC Texas Instruments AM355x z rodziny Sitara z 512 MB wbudowanej pamięci RAM, 2 GB wbudowanej pamięci Flash oraz portami Ethernet i HDMI. Beagle Bone Black, pokazany na rysunku 1 jest dostarczany z Linuksem Debian w wbudowanej pamięci Flash. Dodatkowo, gniazdo kart microSD może być użyte do flashowania wbudowanej pamięci pokładowej lub bezpośredniego trzymania systemu operacyjnego.

    Ta wersja BeagleBone została zastąpiona przez nowsze modele i nie jest już najnowszym urządzeniem z tej rodziny. Jest jednak nadal dostępny za około 65 dolarów w wielu sklepach.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.1. Komputer jednopłytkowy BeagleBone.


    Wyzwania związane z projektowaniem taniego systemu stają się widoczne, gdy tylko przyjrzymy się, jaki stack-up zastosowano w tym module (patrz rysunek 2). Płytka drukowana tego komputera jednopłytkowego ma tylko cztery warstwy ścieżek i dwie warstwy wylewek, a warstwa zasilania jest cięta na kawałki, aby pomieścić różne napięcia potrzebne do działania komputera. Jeśli odwołamy się do „dobrych praktyk”, wiemy, że powinno się utrzymywać stabilny potencjał odniesienia dla wszystkich sygnałów pomiędzy układami scalonymi. W miarę możliwości płaszczyzną taką powinna być wylewka masy.

    Pamięć o podwójnej szybkości przesyłania danych (DDR) od dawna wykorzystuje sygnały z mierzone względem masy, aby uprościć projektowanie systemów korzystających z ograniczonej liczby warstw płytek drukowanych. W tej sytuacji jasne jest, że problematyczne jest zaprojektowanie interfejsu pamięci DDR, jeśli warstwa zasilania nie jest jednolita, a pocięta na kawałki różnych domen zasilania.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.2. Stackup modułu oraz warstwy masy i zasilania w BeagleBone Black.


    Patrząc na stackup modułu pokazany na rysunku 2 warto zwrócić uwagę na grubość środkowej warstwy dielektryka w projekcie. Górna i dolna warstwa na PCB są bardzo oddalone od siebie. Powód tego jest prosty: aby płytka miała odpowiednią sztywność mechaniczną, musi mieć pewną grubość, a duży centralny rdzeń jest najlepszym sposobem, aby to zrobić. Oznacza to jednakże, że nie możemy liczyć na wbudowaną pojemność, aby odsprzęgać zasilanie do warstwy masy. Dlatego też wszelkie przelotki dla sygnałów zasilania, które przecinają PCB od góry do dołu, będą potrzebowały kondensatorów filtrujących w pobliżu, aby przenosić duże prądy. Dodatkowo skuteczność tych kondensatorów będzie ograniczona przez indukcyjność pętli kondensatora do masy.

    Interfejs DDR3 (rysunek 3) w tym komputerze jednopłytkowym jest niezwykle prosty; procesor komunikuje się bezpośrednio z pojedynczym układem pamięci DRAM. Z punktu widzenia schematu i prowadzenia ścieżek jest to równie proste. Jak się jednakże okazuje - proste niekoniecznie oznacza łatwe w realizacji. Interfejs DDR3 BeagleBone Black opowiada fascynującą historie o tym, co oznacza stworzenie taniego projektu.

    Podejdziemy do tego zagadnienia z perspektywy porównania najlepszej praktyki, wytycznych projektowych (DDR3 definiuje szereg fizycznych i elektrycznych parametrów, jakie trzeba zachować, aby projekt działał prawidłowo) i realnej, taniej implementacji takiej pamięci.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.3. Interfejs DDR3 w BeagleBone Black, zapewniający komunikację SoC i układów pamięci RAM.


    Zasady projektowe dla DDR3

    Niektóre typowe zasady projektowania układów dla interfejsów DDR3 przedstawiono poniżej (rysunek 4). Różne podzespoły w dokumentacji definiują różnie tego rodzaju macierz, szczególnie, że specyfikacja JEDEC dla DDR3 definiuje tylko stronę DRAM interfejsu. Różne kontrolery będą miały różne wymagania elektryczne i czasowe, które mogą wpływać na sposób umieszczania i kierowania ścieżek w projekcie, ale podstawowa idea jest wciąż taka sama.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.4. Przykład typowych zasad projektowych dla pamięi DDR3.


    Zawarte w tabeli na rysunku 4 wymagania tworzą zbiór „dobrych praktyk”, które można wykorzystać jako punkt wyjścia do prowadzenia ścieżek na PCB dla projektu z DDR3. Następnie należy zbadać integralność sygnału w ścieżkach i przeprowadzić analizę zależności czasowych, aby zidentyfikować i rozwiązać wszelkie potencjalne problemy na PCB. Często jednak projekt jest tworzony jedynie w oparciu o dobre praktyki projektowania i nie wykonuje się symulacji integralności sygnału. Czemu? Ponieważ szczegółowa integralność sygnału i analiza czasu jest poza zasięgiem (lub jest postrzegana jako poza zasięgiem) większości projektantów.

    Zasady fizyczne i elektryczne pokazane na rysunku 4 są wystarczająco szczegółowe, abyśmy mogli je sprawdzić automatycznie w pliku z projektem w większości narzędzi EDA (rysunek 5). W tym przypadku zdefiniowaliśmy określone zestawy reguł dla linii danych DDR3, linii adresowych i tak dalej. Pola obok każdej określonej reguły zostaną podświetlone na czerwono lub zielono, w zależności od tego, czy projekt spełnia odpowiednie wymagania bądź nie.



    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.5. Automatyczne sprawdzanie poprawności projektu DDR3.


    Pamiętajmy, że przeprowadzamy te kontrole na gotowym projekcie komputera. Jeśli zasady te są tak ważne, w jaki sposób BeagleBone Black może nie zaliczać jednego z testów i nadal działać wystarczająco dobrze, aby być produktem komercyjnym? Okazuje się, że wytyczne projektowe to tylko wytyczne. Naruszenie tych praktyk nie oznacza automatycznie, że układ nie zadziała, oznacza jedynie, że po prostu istnieje jakiś problem, który wymaga dokładniejszego zbadania i zrozumienia. Jeśli analiza wykaże, że projekt i tak będzie działał, naruszenie może zostać zaakceptowane i proces projektowania może być kontynuowany. Jeśli naruszenie stanowi prawdziwy problem, należy go naprawić i ponowić testy.

    DDR3 wykorzystuje topologię połączeń szeregowych (fly-by) do łączenia linii adresów, komend i sygnałów sterujących oraz sygnałów zegarowych, jak pokazano na rysunku 6. Sygnały są sterowane przez driver i kierowane przez różne układy DRAM w sposób łańcuchowy, z równoległym zakończeniem na końcu linii w postaci dedykowanego terminatora. Ten układ maksymalizuje jakość sygnału zegarowego w każdej z pamięci DRAM kosztem przesunięcia impulsu zegara w każdym urządzeniu względem siebie. Jest to przeciwieństwo do topologii „drzewa” używanej dla DDR2 i wcześniejszych technologii, które starały się zsynchronizować impulsy zegara na każdym urządzeniu. Podejście oparte na drzewie zegara wymaga rozwidlenia ścieżek, co powoduje odbicia pogarszające jakość sygnału. Odbicia te były tolerowane przy prędkościach DDR2, ale nie przy prędkości pracy pamięci DDR3 itp.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.6. Podłączanie wielu pamięci DRAM z wykorzystaniem połączenia szeregowego dla linii adresowych i zegarowych.


    W przypadku pamięci DDR3 i szybszych linie te są równoległe i zakończone na końcu terminatorem, aby zminimalizować odbicia, które w przeciwnym razie pogorszyłyby jakość sygnału. Przesunięcie fazy zegara w różnych kościach DRAM oznacza, że układy DRAM będą przesyłać dane z powrotem do kontrolera (odczyt) w nieco innym czasie. Oznacza to również, że kontroler będzie musiał przesyłać dane do pamięci DRAM (zapisywać) w nieco innym czasie, aby zapewnić zgodność z sygnałami DQ/DQS/CLK w pamięci DRAM. Proces, w którym kontroler radzi sobie z przesunięciami czasowymi sygnałów, jest znany jako poziomowanie odczytu i poziomowanie zapisu.

    Pierwsza kwestia, którą trzeba zbadać w tym systemie, dotyczy linii adresowych. Brak jest równoległych rezystorów terminujących te linie. Dlaczego projektanci z BegaleBone mieliby je pomijać? Odpowiedź jest zaskakująco prosta - koszt. Równoległe rezystory terminujące kosztują i zajmują miejsce PCB, oba zasoby cenne w projekcie takim jak komputer jednopłytkowy dla hobbystów. W przypadku aplikacji o dużym woluminie produkcji i niskich kosztach, takich jak ten, projektanci prawdopodobnie nie chcieli dodawać niczego, co nie było absolutnie niezbędne, nawet jeśli stanowi to część standardowych wytycznych do projektowania. Co nasuwa proste pytanie - jak można ustalić, że projekt będzie działał bez tych oporników? Jak wykonać analizę projektu, aby to udowodnić?

    10 bit adresu DDR (DDR_A10) jest pokazana w układzie PCB na rysunku 7. Procesor znajduje się po lewej stronie, pojedynczy układ DRAM po prawej. Teraz obraz zaczyna być czytelniejszy. Ścieżki adresowe w tym układzie prowadzone są z punktu do punku. Celem równoległego prowadzenia linii adresowych w DDR3 jest zarządzanie jakością sygnału dla całej sieci, gdy występuje w niej wiele obciążeń. Mając to na uwadze, skoncentrujmy się na tym, czego potrzebują linie adresowe w BeagleBone Black, by zapewnić dobrej jakości sygnał, zamiast trzymać się tego, co mówią wytyczne DDR3 dla bardzo ogólnych przypadków.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.7. Projekt ścieżki dla sygnału DDR_A10 dla BeagleBone Black w topologii punkt-punkt.


    Rysunek 8 przedstawia schematyczną prezentację tego sygnału. Tego rodzaju reprezentacja jest szczególnie przydatna, ponieważ pozwala nam na szybkie zmiany w sieci, aby zbadać ich wpływ na zachowanie sygnału. BeagleBone Black ma maksymalną szybkość transmisji danych DDR3 równą 1600 MT/s, więc zacznijmy od uruchomienia symulacji i sprawdzenia, jak wygląda jakość sygnału w tym układzie.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.8. Schemat topologii połączenia linii DDR_A10.


    Wiedz, czego się spodziewać

    Najpierw cofnijmy się o krok. Ekspert ds. Integralności sygnału, Eric Bogatin oferuje praktyczne zasady projektowania płytek dla sygnałów dużych prędkości. Reguła numer 9 mówi: „Nigdy nie uruchamiaj symulacji bez przewidywania, co spodziewasz się zobaczyć”. To wyjątkowo dobra rada. Jeśli nie masz pojęcia, czego oczekiwać, jak możesz sprawdzić, czy symulacja przebiegła poprawnie?

    Symulacje zwykle przebiegają poprawnie do zakończenia i dają jakieś wyniki, ale istnieje wiele sposobów, w jakie problemy z modelem lub konfiguracją mogą wpływać na poprawność otrzymanych danych. Mając to na uwadze, trzeba najpierw zweryfikować podstawowe założenia, zacząć w prosty sposób i zwiększać złożoność symulacji w kontrolowany sposób, aby móc przewidzieć wynik dowolnego eksperymentu symulacyjnego. Dzięki temu łatwo wyjaśnić dziwne wyniki i ewentualnie wprowadzić poprawki w modelu.

    Jak zastosować tę zasadę tutaj? W topologii punkt-punkt i odbiorniku bez terminacji można oczekiwać, że przebieg podwoi napięcie i odbija się w od pamięci kierunku sterownika. Jeśli impedancja wyjściowa drivera odpowiada impedancji linii transmisyjnej, układ ten pochłonie odbity sygnał. Tak jest w przypadku, gdy wyjście sterownika odpowiada impedancji linii, lub jeśli jest używany rezystor szeregowy do dopasowania zbyt niskiej impedancji wyjściowej sterownika do impedancji linii. Technika ta jest znana jako terminacja szeregowa i jest użytecznym sposobem kontroli jakości sygnału w topologii punkt-punkt. Oferuje dodatkową korzyść w postaci zmniejszenia mocy wymaganej przez sterownik podczas przełączania, co jest dodatkową korzyścią.

    Jak więc ustalić, jak skonfigurować szeregowy terminator dla tego układu? Trzeba znaleźć ustawienie sterownika, w którym jego impedancja odpowiada impedancji linii transmisyjnej na PCB, która, jak wiemy, wynosi około 60 Ω. W modelu IBIS dla procesora przyjrzeliśmy się krzywym napięcia sterownika w funkcji prądu (V/I), aby sprawdzić, czy możemy znaleźć odpowiednie ustawienie.

    W pierwszym momencie wykreślamy krzywe pull-up/pull-down dla bufora wyjściowego linii adresu o wykorzystując jej nachylenie obliczamy efektywną rezystancję wyjściową drivera. Sterowniki wyjścia adresu dla SoC w BegaleBone Black można elastycznie konfigurować. Dostępne są następujące prądy wyjściowe: 5 mA, 6 mA, 7 mA, 8 mA, 9 mA, 10 mA, 11 mA i 12 mA. Gdy wykreślimy różne ustawienia impedancji wyjściowej, widać, że wyjście sterowane 7 mA daje dobre dopasowanie do impedancji, której szukaliśmy (rysunek 9).

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.9. Wykorzystanie nachylenia krzywej V/I wyjścia adresowego procesora do obliczenia impedancji wyjściowej tej linii.


    Następnie uruchamiamy symulację dla ustawienia prądu wyjściowego równego 7 mA i widzimy, jak nasze przewidywania sprawdzą się w modelu.

    Dodatkowy margines – nie zawsze jest potrzebny

    Zgodnie z oczekiwaniami ustawienie 7 mA (zielony obszar wykresu oka na rysunku 10) działa całkiem dobrze. Warto jednak zwrócić uwagę, że ustawienia prądu na 8mA zapewnia dodatkowy margines bezpieczeństwa. Czemu? Ponieważ, gdy rozważaliśmy tylko dopasowanie impedancji sterownika do impedancji linii, nie uwzględniliśmy obciążenia pojemnościowego na wejściu odbiornika, które wymaga dodatkowego prądu do ładowania. Jest to dobry przykład przeprowadzania kontrolowanych eksperymentów z symulacją - nie uzyskaliśmy oczekiwanego rezultatu, ale w rezultacie wyjaśniliśmy dlaczego go nie uzyskaliśmy i uzyskaliśmy wgląd w działanie systemu.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.10. Diagram oczkowy dla prądu drivera 7 mA i 8 mA przy 1600 MT na sekundę. Widzimy, że przy prądzie 7 mA oczka są bardziej otwarte.


    Przeprowadzone zostały również dodatkowe symulacje sterownika, niepokazane na rysunku 10. Zauważyliśmy, że ustawienia sterownika wyższe niż 8 mA zwiększyły napięcie międzyszczytowe sygnału, ale to nie otworzyło oka sygnału. Innymi słowy, mocniejszy sygnał po prostu dodał szumu do sygnału.

    Ponieważ linie adresowe w interfejsie DDR3 zostały zaprojektowane tak, aby mogły być terminowane, margines wielkości oka na diagramie jest bardzo duży, bez względu na to, jakie ustawienie wybierzemy - możemy nawet zredukować prąd drivera do 5 mA i nadal mieć dostateczny margines w sygnale. Terminator równoległy na końcu linii zazwyczaj powoduje zmniejszenie amplitudy międzyszczytowej o połowę, więc mamy tutaj bardzo dużo zapasu.

    Inną standardową zasadą projektowania interfejsu DDR3 jest to, że ścieżki powinny utrzymywać stałe napięcie odniesienia podczas przechodzenia pomiędzy układami scalonymi. Napięciem odniesienia może być wylewka masy (GND) lub napięcie zasilania drivera pamięci (VDDR_IO), ale niezależnie od tego jakiego odniesienia używamy, to sygnał powinien być taki sam dla całego biegu ścieżki od SoC do pamięci. Gdy sygnały zmieniają warstwy na PCB, powiązane płaszczyzny odniesienia muszą także zmieniać warstwy w pobliżu, aby złagodzić efekty ścieżki powrotu prądu przez potencjał odniesienia (patrz rysunek 11

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.11. Płaszczyzny sygnału odniesienia często potrzebują zszywania przelotkami do zachowania spójności dla sygnałów zmieniających warstwy.


    Sygnał może zmieniać płaszczyzny odniesienia, które odnoszą się do dwóch różnych potencjałów, tak długo, jak obie płaszczyzny odniesienia są odpowiednio ze sobą w miejscu przejścia połączone. Zazwyczaj łączy się je kondensatorem odsprzęgającym. Problem z takim połączeniem, że tego rodzaju element wprowadza o wiele więcej indukcyjności do toru sygnału niż klasyczne zszywanie wylewek o tym samym potencjale z pomocą przelotek.

    Analizując reguły projektowe dla DDR W BegaleBone Black rysunek 12/b], widać, że kilka linii adresowych narusza opisaną powyżej wytyczną. Ścieżki przebiegają nad wylewkami masy i zasilania. Czemu? Ponieważ ten komputer jednopłytkowy ma tylko dwie płaszczyzny wylewek, a projektantom zabrakło miejsca na sygnały interfejsu DDR na dwóch wyższych warstwach. Przekierowali więc wszystkie sygnały danych na górne warstwy jako linie mikropaskowe i pasmowe, które odnoszą się do potencjału masy. Ma to sens, ponieważ sygnały danych działają z podwójną częstotliwością sygnałów adresowych, więc są bardziej podane na zniekształcenia.

    Niektóre sygnały adresowe są prowadzone jako linie długie, odniesione zarówno do wylewki masy, jak i zasilania, co oznacza, że prąd powrotny sygnału płynąć musi pomiędzy tymi płaszczyznami przez te ścieżki adresowe. Nasuwa się więc pytanie: jaki wpływ ma to na jakość sygnału i, co ciekawsze, skąd projektanci z BeagleBone wiedzieli, że mogą sobie pozwolić na takie prowadzenie sygnałów? Spójrzmy najpierw na dwie linie adresowe ([b]rysunek 12
    ).

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.12. Linie adresowe na BeagleBone Black.


    Zmiana warstwy przez linie adresowe

    10 bit adresowy, widoczny na rysunku 13 zaczyna swój bieg na górnej warstwie płytki, gdzie biegnie jako linia mikropaskowa, następnie przechodzi poprzez przelotkę na warstwę trzecią na większość swojej długości, aby finalnie ponownie wrócić na górną warstwę. Jako że warstwa pierwsza i trzecia oddzielone są od siebie wylewką masy na warstwie drugiej, to prąd powrotny tego sygnału biegnie cały czas jedną warstwą, bez żadnych utrudnień. Jest to sytuacja niemalże idealna.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.13. Dziesiąty bit adresowy biegnący przez PCB.


    Linia bitu 0 to zupełnie inna historia. Na rysunku 14 widzimy trasę ścieżki tego bitu adresowego na PCB BeagleBone Black. Również zaczyna ona jako linia mikropaskowa na górnej warstwie, gdzie biegnie nad wylewką masy, następnie przechodzi na warstwę dolną, gdzie biegnie nad wylewką zasilania, a następnie przechodzi na warstwę trzecią i potem ponownie pierwszą – na tych dwóch ostatnich linie biegną w odniesieniu do masy. Oznacza to, że ścieżka ta dwa razy zmienia płaszczyznę odniesienia w trasie od kontrolera w SoC do kości DRAM. Jak to wpływa na jakość sygnału?

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.14. Linia zerowa adresu, przemieszczająca się przez cztery warstwy PCB.


    Podstawowa analiza integralności sygnału zawsze zakłada idealną ścieżkę powrotu sygnału. Odnosi się to do wszystkich narzędzi do badania integralności sygnału, ponieważ model IBIS pojawił się po raz pierwszy w 1993 roku, więc nie zakładał tak zaawansowanych systemów. Sygnały o wysokiej prędkości oddziałują z siecią dystrybucji zasilania systemu (PDN), a interakcje te degradują ten sygnał. Narzędzia symulacyjne, które modelują i symulują te interakcje, są znane jako narzędzia symulacyjne „Power-Aware”, tj. świadome zasilania. Uwzględniają one wylewki zasilania i masy w systemie, podczas modelowania i badania integralności sygnału w poszczególnych ścieżkach.

    W przypadku BeagleBone Blackj ten rodzaj analizy jest potrzebny, aby określić efekty zmian napięcia odniesienia sygnału adresowego A0 w płytce. Symulacja tego typu to stosunkowo niedawny wynalazek w zakresie badania integralności sygnału - z pewnością nie był dostępny dla projektantów tego komputera jednopłytkowego w 2012 roku, ale możemy go wykorzystać obecnie, aby określić efekty ich decyzji projektowych.

    Lewa strona diagramu na rysunku 15 pokazuje sygnał A0, podczas gdy prawa strona pokazuje A10. Wykresy górne przedstawiają symulację sygnałów z idealną ścieżką powrotu mocy, podczas gdy dolne wykresy pokazują, w jaki sposób marginesy otwarcia oka na diagramie zmniejszają, gdy uwzględni się rzeczywistą ścieżkę powrotu sygnału. Wysokość oka sygnału A0 spada dwukrotnie więcej niż w przypadku A10, gdy modelowana jest ścieżka powrotna. Ponieważ sygnały mają na tyle duży margines, jest to nadal akceptowalna jakość sygnału. Gdybyśmy nie prowadzili sygnałów od punktu do punktu i obserwowali związane z tym zmniejszenie otwarcia oczu na diagramie oczkowym, związane z równoległym terminowaniem sygnałów, to sytuacja mogłaby być inna i jakość sygnałów adresowych nie byłaby dostateczna.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.15. Symulacja uwzględniająca wpływ zasilania, pokazująca, że nawet przy częściowym przymknięciu oka na diagramie, nadal pozostaje dostateczny margines do działania.


    Możemy także zbadać, jak na analizowane linie wpływa przełączanie sygnałów sąsiednich – indukowany jest szum. Symulacje pozwalają na ocenę jego amplitudy. Aby przeprowadzić taki eksperyment, badana linia znajduje się w stanie ustalonym, np. cały czas w stanie wysokim. W tym czasie w linie sąsiednie wstrzykuje się losowy sygnał cyfrowy i obserwuje sygnał w interesującej nas linii. Sąsiednie ścieżki sprzęgają się z analizowaną linią, czego rezultatem jest szum. Spodziewamy się większej amplitudy szumu w linii A0 niż w A10. Na rysunku 16 widoczne są rezultaty symulacji opisanej powyżej.

    Tanie projektowanie, czyli gdy dobre praktyki są za drogie
    Rys.16. Sprzęganie się szumu z liniami adresowymi w modelu.


    Nawet przy prawie idealnej drodze powrotnej prądu, wyindukowany szum wydaje się dość wysoki - prawie 390 mV. Pamiętać trzeba jednakże, iż wielkość i czas są ważnymi aspektami w kontekście szumu sprzężonego, liczą się one nie mniej niż sama amplituda tych zakłóceń. Sprzężony szum nie ma na przykład znaczenia, jeśli nie występuje, gdy sygnał jest próbkowany. W przypadku równoległej magistrali, takiej jak ta, dość powszechny jest wysoki poziom szumów z powodu przesłuchu pomiędzy liniami, podczas przełączania sygnałów, ponieważ wszystkie sygnały przełączają się w tym samym czasie. Ważniejsze jest to, aby szum wygasł w momencie próbkowania sygnału. Tego aspektu, model zaprezentowany na rysunku 16 nie uwzględnia.

    Wpływ zmian napięcia odniesienia na sygnał A0 nie jest taki poważny - projekt działa nadal z odpowiednim marginesem i to jest najważniejsze. Gdyby projektanci sztywno trzymali się ustalonych zasad projektowania ścieżek dla pamięci DDR3, prawdopodobnie dodaliby dodatkowe rezystory w torze sygnału, a także parę dodatkowych płaszczyzn na wylewki masy (aby zapewnić dodatkową płaszczyznę odniesienia do masy). Te zmiany nie były w rzeczywistości potrzebne i spowodowałyby jedynie wzrost kosztów produktu bez żadnych rzeczywistych korzyści. Skąd projektanci wiedzieli, że mogą to zrobić? Tego nie wiadomo - być może wykorzystali prototypy i prowadzili skrupulatne badania i prace laboratoryjne, aby dokładnie je przetestować. Modelowanie i symulacja zorientowana na uwzględnienie wpływu sieci zasilającej na integralność sygnału pokazuje, że projekt będzie działał z dużym marginesem, mimo że naruszono wiele zasad projektowych dla interfejsu DDR3.

    W całej naszej analizie zaprezentowanej powyżej, mamy ogromną przewagę na projektantami BeagleBone Black – wiemy, że układ ten działa poprawnie. Trafił on na rynek już kilka lat temu. Obecnie projektanci borykają się jednakże z podobnymi zagadnieniami – przy dużym wolumenie produkcji, koszty wytwarzania są krytyczne dla powodzenia firmy. Dokładne trzymanie się wszystkich zasad projektowych nie zawsze jest opłacalne – czasami korzystniej jest odpuścić część z tych wymagań, aby uczynić projekt tańszym. Obecnie, dzięki szeregowi zaawansowanych narzędzi do modelowania układów elektronicznych, decyzja, które zasady można złamać, jest prostsza niż kiedykolwiek.

    Źródło: https://www.edn.com/design/test-and-measurement/4461787/Low-cost-design--When-best-practice-is-too-expensive

    Fajne! Ranking DIY
    Potrafisz napisać podobny artykuł? Wyślij do mnie a otrzymasz kartę SD 64GB.
    O autorze
    Fizyk z wykształcenia. Po zrobieniu doktoratu i dwóch latach pracy na uczelni, przeszedł do sektora prywatnego, gdzie zajmuje się projektowaniem urządzeń elektronicznych i programowaniem. Od 2003 roku na forum Elektroda.pl, od 2008 roku członek zespołu redakcyjnego.
    ghost666 napisał 9214 postów o ocenie 6760, pomógł 157 razy. Mieszka w mieście Warszawa. Jest z nami od 2003 roku.
  • Relpol przekaźniki
  • #2
    OldSkull
    Poziom 27  
    ghost666 napisał:
    Gdyby projektanci sztywno trzymali się ustalonych zasad projektowania ścieżek dla pamięci DDR3, prawdopodobnie dodaliby dodatkowe rezystory w torze sygnału, a także parę dodatkowych płaszczyzn na wylewki masy (aby zapewnić dodatkową płaszczyznę odniesienia do masy). Te zmiany nie były w rzeczywistości potrzebne i spowodowałyby jedynie wzrost kosztów produktu bez żadnych rzeczywistych korzyści. Skąd projektanci wiedzieli, że mogą to zrobić? Tego nie wiadomo

    Standardem jest kopiowanie rozwiazań i reguł z działających projektów - nawet częściej się to robi niż stricte wzoruje na określonych regułach. Tak jest szybciej (bo projektant ma już często doświadczenie w tych regułach, nie musi się aż tak pilnować na każdym kroku) i bezpieczniej dla projektanta, Bo szefa interesuje cena i czas - większość będzie uważać, że jeśli jakieś tańsze rozwiazanie działało u kogoś (bo robi się badania produktów konkurencji) to nie będzie zgody na droższe dopóki nie zostaną oblane testy. Przy wchodzeniu na "niezbdany (przez firmę) teren" czasami robi się dodatkowe prototypy w dwóch wersjach technologicznych aby ocenić zysk.