Elektroda.pl
Elektroda.pl
X
PCBway
Proszę, dodaj wyjątek dla www.elektroda.pl do Adblock.
Dzięki temu, że oglądasz reklamy, wspierasz portal i użytkowników.

Nowej generacji obudowy układów elektronicznych od Intela

ghost666 29 Lip 2019 15:34 408 0
  • Nowej generacji obudowy układów elektronicznych od Intela
    Intel po raz pierwszy zaprezentował trzy potencjalne technologie pakowania, jakie znajdują się w jego planach rozwojowych podczas spotkania obok targów Semicon West. Najbardziej interesujący z tych trzech sposobów, może zadebiutować w eksaskalowym superkomputerze, który Intel buduje dla amerykańskiego Departamentu Energii.

    Trio technik ma na celu zapewnienie procesorom Intela przewagi w czasie, gdy postępy w konwencjonalnym skalowaniu krzemowych układów scalonych spowalniają, a same układy stają się coraz droższe. Technologie te pokazywane są jako narzędzie do rywalizacji z TSMC, które rozszerza swoje portfolio technik budowania stosów chipów. Obydwa konsorcja mają nadzieję wyznaczyć standardy w tej dziedzinie.

    MDIO to kolejna generacja AIB Intela, fizyczny interfejs do układania pakietów, który Intel wydał w zeszłym roku w ramach programu DARPA. Firma twierdzi, że MDIO jest na równi z konkurencją, która została zaprezentowana przez TSMC w zeszłym miesiącu. Intel wykorzysta swój nowy interfejs w stosach chipów, których produkcja rozpocznie się już w 2020 r., firma nie zdecydowała jeszcze jedna, czy otworzy swoją specyfikację.

    Nowej generacji obudowy układów elektronicznych od Intela


    Najbardziej interesującą z trzech nowych technik jest Co-EMIB. Połączenie najnowszych technik układania elementów w chipe w 2D i w 3D. Intel prawdopodobnie po raz pierwszy wykorzysta to jako sposób na połączenie rdzeni procesora i procesora graficznego w superkomputerze Aurora; Intel i Cray wygrali niedawno kontrakt o wartości 500 milionów dolarów na dostawę tego komputera przed końcem 2021 roku.

    Pokazane po lewej stronie prototypy płytek i urządzeń Co-EMIB ułożone zostały w 18 małych macierzy na jednym dużym przy użyciu techniki Foveros 3D, którą Intel zaprezentował w grudniu zeszłego roku. Dwa z tych urządzeń zostały następnie połączone za pomocą czterech wbudowanych mostków połączeniowych EMIB, wykorzystujących wyprowadzenia w rastrze 34 nm i 55 nm.

    Intel dostarczył już aż milion urządzeń wykorzystujących EMIB w układach FPGA Stratix X i zintegrowanym module CPU/GPU Kaby Lake G. W przyszłym roku zostanie wdrożony do produkcji układ Lakefield, zintegrowany procesor dla notebooków, który ma być pierwszym chipem wykorzystującym technologię pakowania chipów Foveros.

    Obecnie Intel cierpi z powodu opóźnień w transporcie, tworząc stosy Foveros łącząc chipy "twarzą w twarz", ponieważ proces ten dzieli się na linię front-end w Oregonie i linię back-end w Arizonie. Gdy proces zostanie w całości przeniesiony do jednego miejsca, czas produkcji powinien skrócić się i wynosić około dwóch tygodni.

    Trzecia nowa opcja, jaką zaprezentowała firma to jak dotąd tylko projekt badawczy. Omni Directional Interconnect (ODI) to pionowe łącze o grubości 70 mm do dostarczania zasilania do modułów wewnątrz jednego układu scalonego.

    Nowej generacji obudowy układów elektronicznych od Intela


    Stosy chipów są powszechnie uważane za jedną z najważniejszych dróg dostarczania większych i szybszych urządzeń półprzewodnikowych. Rywal Intel, firma TSMC od lat korzysta z różnych form tej technologii w wielu aplikacjach, od SoC dla smartfonów do zaawansowanych układów FPGA, procesorów graficznych i układów komunikacyjnych ASIC.

    Zdefiniowanie „Ethernetu dla chipletów” to najważniejszy cel projektu CHIPS zarządzanego przez DARPA, jak mówił w zeszłym roku menedżer tego programu. Niezależnie od tego, projekt Open Compute rozpoczął niedawno wysiłki, aby zdefiniować własny otwarte standardy dla chipletów, ale prace wciąż są one na wczesnym etapie.

    Wiadomości od Intela pokazują, że ma on szeroki wachlarz tego typu technik w rozwoju. Żadne z nich nie wydaje się zbliżać branży do gotowego standardu, ale będą rozwijane jako kolejne produkty Intela. Na przykład firma zamierza dostarczyć układ z dwoma procesorami Cascade Lake w jednej obudowie. „Nie będzie rzadkością, że w ciągu roku zobaczymy, dwa układy w jednej obudowie - umieszczone tam bez uszczerbku dla ich wydajności czy opóźnień” powiedział Ram Viswanath, wiceprezes grupy montażowej i testowej Intela.

    Nowe techniki ma pomóc w zmniejszeniu się odległości, na jakiej rozpięte muszą być interkonekty o nawet do 50 milimetrów. Dodatkowo, zwiększona ma być ich gęstość w obrębie układu scalonego - osiągać ma ona nawet dziesiątki tysięcy linii IO na milimetrze kwadratowym. Obecnie gęstość ta nieprzekracza kilkuset szt/mm².

    Intel widzi jednakże na swojej drodze kilka przeszkód. „Gdzieś pomiędzy 20-35 mikronów będziemy musieli przejść z połączeń lutowanych na nielutowane” powiedział Ravi Mahajan, członek Intel. Wydajność procesu wynosi zaledwie 20% w niektórych stosach chipów, co stanowi jeszcze większe wyzwanie. Intel zaprojektował nowy moduł dla swojego wewnętrznego testera mikroukładów, który lepiej określa, jak poszczególne kostki działają w module, zwiększając wydajność powyżej 70% dla stosu ośmiu układów. "Możemy tworzyć produkty, których inni nie mogą dzięki naszym możliwościom" powiedział Babak Sabi, 35-letni weteran Intela, który zarządza obecnie działem firmy odpowiedzialnym za obudowy układów scalonych.

    Źródło: https://www.eetimes.com/document.asp?doc_id=1334899

    Fajne! Ranking DIY
    O autorze
    ghost666
    Tłumacz Redaktor
    Offline 
    Fizyk z wykształcenia. Po zrobieniu doktoratu i dwóch latach pracy na uczelni, przeszedł do sektora prywatnego, gdzie zajmuje się projektowaniem urządzeń elektronicznych i programowaniem. Od 2003 roku na forum Elektroda.pl, od 2008 roku członek zespołu redakcyjnego.
    ghost666 napisał 9303 postów o ocenie 6884, pomógł 157 razy. Mieszka w mieście Warszawa. Jest z nami od 2003 roku.
  • PCBway