Rzadko zadawane pytania: Jak zbudować wierny makromodel przełącznika?

Pytanie: Czy mogę ulepszyć model analogowego klucza w LTspice, gdyż mój projekt zawiera w sobie takie przełączniki i multipleksery?

Odpowiedź: Pewnie; tworzenie własnych modeli do LTspice nie jest trudne.

Wprowadzenie

Podczas testowania obwodów elektronicznych często natknąć można się na istotne rozbieżności w stosunku do projektu i obliczeń na papierze. W tym przypadku różniło się wiele rzeczy: dynamika obwodu była nieco niższa, a poziom szumu w sygnale był znacznie większy niż wymagany w tym projekcie. W takiej sytuacji częstym kolejnym krokiem w ramach analizy jest przeniesienie obwodu do symulatora w komputerze, co pozwolić ma na pełne zrozumienie niuansów działania danego systemu.

Omawiany obwód obejmował m. in. analogowe przełączniki (klucze) i wzmacniacze operacyjne. Istnieją bardzo dobre makromodele dla zastosowanych wzmacniaczy operacyjnych, ale dostępny makromodel przełącznika analogowego nie został zaprojektowany z myślą o ogólności jego zastosowania. Nawet w nagłówku pliku z makromodelem klucza analogowego znajduje się ostrzeżenie, że modelowane parametry są prawidłowe tylko dla określonego napięcia zasilania i temperatury układu. Cóż – okazuje się, że ten obwód ma inne warunki pracy niż idealne i założone w modelu. Jest to poważny problem dla symulacji, ponieważ tego rodzaju elementy są układami ogólnego przeznaczenia i do poprawnego ich zasymulowania w układzie konieczny jest makromodel wyposażony w więcej niż jeden punkt pracy. Standardowe modele zapewniają dobry początek, ale jeśli chcemy osiągnąć wyższą precyzję w różnych warunkach otoczenia układu, konieczne jest wyniesienie naszej sytuacji na wyższy poziom.

Analiza innych makromodeli tego rodzaju układów scalonych szybko doprowadza do wniosku, że nie tylko ten konkretny model ma problem z szerszym zakresem temperatur pracy i napięć zasilających. Większość firm dostarczających tego rodzaju układy scalone, zapewnia tylko modele, które nie uwzględniają wpływu zmian temperatury układu i napięcia zasilania. Jeśli chcemy zamodelować wpływ tych parametrów na nasz układ, musimy stworzyć własny makromodel. Poniższy artykuł opisuje taki właśnie mikromodel oraz analizę – krok po kroku – która doprowadziła do jego powstania i parametryzacji.

Filozofia stojąca za stworzeniem tego makromodelu jest prosta – stosujemy ‘pełne’ modele tranzystorów w przełącznikach analogowych przy użyciu najprostszych modeli tych urządzeń, które zapewniają wszystkie zachowania, które mają być emulowane. Z kolei interfejs między pinem kontrolnym a bramkami kluczy MOS powinien być najprostszym komponentem behawioralnym.

Wszystkie prace prezentowane tutaj wykonano są za pomocą symulatora LTspice; kod ten działałby również na innych symulatorach, o ile przetłumaczy się opis urządzeń behawioralnych w LTspice na funkcje wielomianowe stosowane w typowych programach SPICE. Opracowanie makromodelu przebiega w sekwencji – modelowane będą najpierw poszczególne zjawiska w systemie.

Opracowanie parametrów modelu LTspice dla oporności

Użyjemy najprostszego modelu do opisu prawdziwych urządzeń MOS. Do modelowania oporu wykorzystamy:

* W/L - szerokość (W) podzielona przez długość (L) urządzenia MOS. Stosunek W/L określa rozmiar lub względną moc urządzenia.
* VTO (napięcie progowe) i gamma, która modyfikuje napięcie VTO w układach z polaryzacją wsteczną. Napięcie polaryzacji wstecznej to napięciem pomiędzy urządzeniem kluczem a substratem układu - jest on często podłączany do dodatniego zasilania dla PMOS i do ujemnego zasilania dla NMOS stosowanych w kluczu.
* KP (często określany również jako K' lub K-prim) – parametr, który modeluje siłę wynikającą z procesu produkcji układu i jest mnożony przez W/L w celu skalowania prądów w układach MOS. Dla danego procesu NMOS będzie miał około 2,5-krotnie wyższe KP niż układ PMOS.
* RD - pasożytnicza oporność drenu urządzenia.

Różne procesy produkcji urządzeń MOS sprawiają, że układy mają różne parametry wewnętrzne. Tabela 1 jest zbiorem informacji na temat typowych procesów CMOS, ich cech i szacowanych parametrów wewnętrznych związanych z opornością kanału, które opisano powyżej.



Spójrzmy teraz na krzywą RON (rezystancji kanału w stanie włączonym) dla układu ADG333A. Jest ona pokazana na rysunku 1 po lewej stronie.

Na rysunku 1 widzimy ogólną tendencję dla tego i każdego innego klucza analogowego – im wyższe napięcie zasilania, tym niższa rezystancja kanału. W miarę przykładania coraz większego napięcia do bramek kluczy MOS, rezystancja kanału zmniejsza się. Widzimy także wyraźną zmienność rezystancji z poziomem sygnału analogowego. W regionach typu N tranzystor NMOS w przełączniku jest całkowicie włączony, ale gdy napięcie sygnału urośnie powyżej napięcia ujemnej szyny zasilania, tranzystor PMOS załącza się i pomaga zmniejszyć ogólną oporność kanału przełącznika. Punkt przegięcia w obszarze N jest przesunięty z grubsza o wartość napięcia VTO tranzystora PMOS powyżej napięcia ujemnej szyny zasilania układu.

Analogicznie jest w regionach P urządzenie PMOS, gdy przełącznik jest całkowicie włączony, a tranzystor NMOS zaczyna wspierać tranzystor PMOS w przewodzeniu. Następuje to, w przybliżeniu, napięcie VTO NMOSa poniżej zasilania dodatniego.

Regiony M widoczne na rysunku 1 znajdują się pośrodku, pomiędzy regionem N i P. W tym regionie charakterystyki struktury NMOS i PMOS pracują równolegle, ale każdy z nich różni się rezystancją, która zmienia się w zależności od poziomu sygnału analogowego względem napięcia szyn zasilania.

Aby rozpocząć proces dopasowania krzywej, najpierw szacujemy rozmiar każdego tranzystora. Krzywa niskiego napięcia zapewnia najlepsze dopasowanie krzywej dla RDS(ON) tranzystora. W obszarze N, z sygnałem analogowym przy ujemnym zasilaniu, urządzenie PMOS jest wyłączone, a RON części jest równy RON tranzystora NMOS, które wyliczamy z pomocą równania 1:

$$R_{DS(ON)} = \frac {1}{k_P (\frac {W}{L} \times (V_{gs} - V_{TO})} \qquad (1)$$

gdzie podstawiamy typowe wartości procesowe dla 40 V tranzystorów NMOS. Podstawiamy RDS(ON) = 38 Ω, co odczytaliśmy z krzywej na rysunku 1 i, używając podanych wielkości procesowych, szacujemy, że szerokość (W) dla NMOS = 2 µA/(38 Ω × (11 × 10e-6 µA/V²) × (10 V - 0,7 V)) = 514 µm. Klucz PMOS miałby rezystancję włączenia równą 47 Ω (także z krzywej na rysunku 1), a zatem jego szerokość wynosi 936 µm.

Użyłem obwodu testowego w LTspice, pokazanego na rysunku 2. Warto zwrócić uwagę, że parametry RDN i RDP - pasożytnicze rezystancje drenu – mają dosyć niewielką wartość. Wartość tą początkowo oszacowano na 1 µ, co jednakże spowodowało spowolnienie konwergencji symulatora. Wartość równa 1 umożliwia zapewnienie odpowiedniej prędkości symulacji. Dodanie rezystancji RCONVERGENCE poprawiło parametry szumowe systemu, a także przyspieszyło symulację, nadając węzłowi przełączającemu zbieżną przewodność. Do pomiaru rezystancji wykorzystano pływające źródło prądu w układzie.



Na rysunku 3 pokazano wyniki symulacji układu z rysunku 2 dla różnych napięć zasilania układu

Zaprezentowany model był dobrym początkiem. Teraz czas na strojenie parametrów makromodelu na podstawie uzyskanych krzywych. Załamanie na niskim końcu napięcia dla VS = 30 V występuje przy napięciu 3,6 V w symulacji, a 2,7 V w karcie katalogowej układu. Sugeruje to zmniejszenie napięcia VTO dla tranzystora P, ale użyte tutaj 0,9 V jest już realistycznym minimum. Lepiej zatem dostosować parametr gamma PMOSa, który zresztą jest i tak tylko zgrubnym szacunkiem.

Załamanie przy wysokim końcu napięcia umiejscowione jest z kolei 2,5 V poniżej zasilania (30 V), a zgodnie z danymi z karty katalogowej, powinno wynosić około 1 V. Różne wartości gamma wyolbrzymiły napięcie tego przegięcia. By rozwiązać ten problem, ustawimy po prostu napięcie VTO tranzystora NMOS na 1 V, a jego gammę na zero. Gamma równa zero jest w realnym przypadku mało prawdopodobna, ale staramy się tutaj tylko arytmetycznie dopasować model do danych katalogowych układu. Na rysunku 4 pokazano wyniki symulacji tych wartości z różnym gamma dla tranzystora PMOS dla kilku napięć zasilania. Koncentrujemy się na krzywych dla 30 V, które maksymalizują efekt wpływu gamma na kształt krzywej, w porównaniu z innymi napięciami zasilania.

Z krzywych pokazanych na rysunku 4 wybieramy tą, dla której gamma PMOS = 0,4 i taką wartość zapisujemy do makromodelu tego układu.

Wracając do RON - zauważmy, że krzywe dla 10 V są reprezentatywne dla krzywej z karty katalogowej przy krańcowych odcinkach zasilania, ale symulacja daje zbyt niską wartość RON dla krzywych przy zasilaniu 20 V i 30 V. Rezystancja RON jest równa sumie RDS(ON) i RD NMOSa przy krańcowym napięciu ujemnym i sumie RDS(ON) i RD PMOSa przy najwyższym napięciu. W przypadku wysokich napięć zasilania parametr RD będzie bardziej znaczący niż stosunek W/L, a dla niskich napięć zasilania dominuje wpływ W/L. Mamy tutaj dwie zmienne do optymalizacji, co jest niestety zbyt czasochłonne. Załóżmy, że RON zmienia się w zależności od zasilania układu ze względu na zmienne poprawianie NMOS, a wartość RD nie zmienia się wraz z napięciem zasilania (pamiętajmy, że prawdopodobnie dzieje się tak w przypadku drenów z regionami dryfu, ale pozwólmy sobie na takie uproszczenie).

W karcie katalogowej różnica RON pomiędzy zasilaniem 10 V a 30 V wynosi 11,4 Ω. Możemy tą wartość porównać z krzywymi na rysunku 4, w których wykorzystujemy tylko WN (szerokość NMOSa). Po kilku iteracjach symulacji, dochodzimy do wniosku, że potrzebujemy WN = 1170 µm, aby uzyskać wymagany ΔRON, znacznie więcej niż początkowo zakładano. Rysunek 5 pokazuje nasze aktualne wyniki.

Podczas gdy RON NMOSa ma już właściwą czułość zasilania, krzywe nadal mają zbyt niską wartość przy sygnałach o napięciu zero wolt i musimy zwiększyć stałą RDN. Po zwiększeniu i kolejnej iteracji, parametr RDN przyjmuje wartość RDN = 22 Ω, najbliższą do charakterystyk z karty katalogowej układu. Krzywe dla modelu pokazano na rysunku 6

Następnie określamy WP (szerokość PMOSa w przełączniku), aby zasymulować RON przy maksymalnym napięciu, i otrzymujemy WP = 1700 µm, znowu znacznie więcej niż początkowo przypuszczano. Przy RDP ustawionym również na 22 Ω, otrzymujemy końcową krzywą RON na Rysunku 7.

Dotychczasowo udało nam się uzyskać wysoką zgodność z danymi z karty katalogowej. Jest tylko kilka cech charakterystyk innych, niż dla realnego układu. Jedną z większych różnic jest to, że punkty przegięcia w karcie katalogowej są gładkie, a w symulacji są bardzo „szpiczaste”. Wynika to najpewniej z tego, że zastosowany prosty model układu MOS, który nie obejmuje m. in. przewodzenia podprogowego, a symulowane urządzenie naprawdę wyłącza się zupełnie w napięciu VTO. Rzeczywiste urządzenia nie są wyłączone w VTO, ale płynnie zmniejszają przenoszony prąd poniżej tego napięcia.

Kolejny błąd jest najbardziej oczywisty na krzywej dla napięcia 30 V. RON jest o 15% niższy w środku charakterystyki w porównaniu do karty katalogowej. Być może wynika to z efektów JFET w obszarze dryfu drenu, które również nie są modelowane w tym układzie.

Jeśli chodzi o zależność termiczną, to istnieje uczciwa, ale niezbyt silna zgodność z danymi katalogowymi, co pokazano na rysunku 8.



Model na symulacji jest zależny od temperatury, ale nie tak bardzo jak krzywe z karty katalogowej. W modelu symulacyjnym warunki RD nie mają współczynnika temperaturowego. Rezystancja RD może być modelowana przez zewnętrzne rezystory z prawidłowym TWR, ale zostawimy to tak jak jest, jak dla uproszczenia modelu.

Uzyskiwanie parametrów modelu LTspice do wstrzykiwania ładunku

Gdy tranzystory MOS wyłączają się, ładunek znajdujący się w ich kanale musi gdzieś się podziać, więc wycieka poprzez dren i źródło tranzystora. Gdy przełącznik analogowy jest wyłączany, również przepływający ładunek zanika. Nazywa się to wstrzykiwaniem ładunku. Częstym sposobem pomiaru tego zjawiska jest przyłożenie stałego napięcia na jednym końcu klucza i kondensatora o dużej pojemności na drugim końcu. Po wyłączeniu tranzystora ładunek jest wychwytywany przez kondensator i następuje na nim niewielki skok napięcia. W modelu do symulacji pokazanym na rysunku 9 założono, że grubość tlenku bramki TOX = 1 × 10e–7 (pojemność bramki jest największym źródłem wstrzykiwania ładunku).



Obwód testowy do wstrzykiwania ładunku, pokazany w karcie katalogowej, umieszcza źródło napięcia na drenie przełącznika, a kondensator Cl na jego źródle. Gdy tranzystory przełączające są wyłączone, Cl jest izolowany i całkuje ładunek pompowany do niego przez przełączniki. Przebieg takiego zdarzenia z VD utrzymywanym na poziomie do 24 V przy zasilaniu 30 V pokazano na rysunku 10.

Wtryskiwany ładunek powoduje skok napięcia między V(S) i V(D) pomnożony przez wartość pojemności kondensatora podtrzymującego - 10 nF. Możemy przesunąć napięcie przełączające VD w poprzek napięcia zasilania i użyć instrukcji .meas, aby uchwycić wartość wstrzykiwanego ładunku przy każdym napięciu. Rysunek 11 pokazuje krzywe charakteryzujące wstrzykiwanie ładunku z karty katalogowej układu i z symulacji modelu opisanego powyżej.



Nasz prosty model MOS nie za dobrze naśladuje kształt krzywej z karty katalogowej, ale ogólne wartości wstrzykiwania ładunku są dosyć zgodne – wartość od szczytu do szczytu krzywej wynosi 32 pC w krzywych z karty katalogowej i 31 pC dla modelu z symulacji. To zaskakująco podobny wynik, ale można jeszcze udoskonalić model, modyfikując wartość TOX, aby przybliżyć jego działanie do rzeczywistego układu.

Między krzywymi istnieje pewne przesunięcie, które możemy zrekompensować za pomocą CCHARGE_INJECTION. Po manipulowaniu wartością tej pojemności wybieramy optymalną CCHARGE_INJECTION = 0,28 pF. Gdyby potrzebna była przeciwna biegunowość przesunięcia, pojemność CCHARGE_INJECTION zostałby ponownie podłączony do węzła PMOS_on_when_low.

Zoptymalizowany kondensator CCHARGE_INJECTION jest wygodnym sposobem na zrównoważenie wstrzykiwania ładunku w porównaniu z analogową krzywą symulacji napięcia. Co się stanie jednakże, jeśli symulowany wstrzykiwany ładunek szczytowy będzie zbyt mały? Większość wstrzykniętego ładunku powoduje głównie wahania napięcia bramki klucza wysyłającego ładunek przez pojemność kanału bramki tranzystorów przełączających. Jeśli na symulacji otrzymujemy zbyt mały ładunek, możemy po prostu zwiększyć jeden lub oba obszary bramki. Aby to zrobić, możemy zwiększyć parametry L i W urządzenia przełączającego o ten sam współczynnik, uważając, aby nie zmodyfikować współczynnika W/L ustawionego dla rezystancji kanału.

Alternatywnie, można zoptymalizować parametr TOX w każdym urządzeniu, aby uzyskać lepszą korelację wstrzykiwania ładunku. Nie jest to fizycznie możliwe w rzeczywistym układzie, ale to na szczęście tylko symulacja. Dzięki stosowanym przez nas prostym modelom układów, parametr TOX nie wpływa na inne zachowania.

Uzyskiwanie parametrów modelu LTspice dla pojemności

Po zoptymalizowaniu parametrów pod kątem odpowiedniego symulowania rezystancji kanału RON i wstrzykiwania ładunku przez ten kanał, pora na modelowanie pojemności źródła i drenu.

Ważną kwestią jest to, że zarówno obszary drenu, jak i źródła przełączników MOS wysokiego napięcia muszą mieć regiony dryfu. W przypadku przełącznika nie można funkcjonalnie odnaleźć różnicy między źródłem a drenem. Potencjał pomiędzy substratem układu a źródłem czy drenem sprawuje, że oba terminale wymagać będą obszaru dryfu średniego napięcia. Zwiększenie rezystancji regionu dryfu zarówno dla drenu jak i źródła, dobrze oddaje działanie przełączników, ale nie będzie poprawnie działać dla tranzystorów pracujących w nasyceniu. Na rysunku 12 zaprezentowano otrzymany model LTSpice.



W LTspice można uruchomić symulację .ac tylko dla jednej częstotliwości, używając opcji z listy w menu .ac, - tutaj 1 MHz. Następnie uruchamiamy napięcie VSOURCE dc .step w całym zakresie zasilania, aby uzyskać szerokie przemiatanie pojemności względem napięcia.

Pin drenu urządzenia wyłączającego jest utrzymywany w połowie zasilania. Pin źródła jest sterowany przez źródło napięcia stałego przemiatające wartości od 0 V do napięcia VS i przez źródło napięcia przemiennego o wartości 1 V. Pojemność jest uzyskiwana z wyliczenia na równaniu 2. Przy wyłączonym tranzystorze wykorzystać można podobną zależność, z tą tylko różnicą, że napięcie V1 zmienia się na 0 V, by rozłączyć tranzystor.

$$C = \frac {I(V_{SOURCE})} {2 \times \pi \times 1 MHz \times 1 V} \qquad (2)$$

Pojemność drenu i źródła do masy są opisano jako, odpowiednio, CBD i CBS w opisie modelu. W model ten wbudowane są domyślne koncentracje, wbudowane napięcie i wykładniki, które zmieniają CBD i CBS w funkcji napięcia. Ponieważ są one symetryczne, pojemność drenu i źródła jest w teorii równa, ale z uwagi na to, że PMOS ma inną szerokość niż NMOS, to jedynie stosunek CBD_NMOS / CBD_PMOS = CBS_NMOS / CBS_PMOS ≡ WN / WP, który ustaliliśmy przy modelowaniu rezystancji kanału. Na rysunku 13 zaprezentowano wyniki tej symulacji.



Wyświetlana przez LTPSice, mimo że fizycznie jest pojemnością, opisywana będzie w jednostkach prądu (pA zamiast pF) gdyż program nie wie, że wartość z równania 2 to pojemność, a nie prąd.

Niestety nie dysponujemy krzywymi z karty katalogowej dla tego pomiaru. Wiemy z tabeli specyfikacji w karcie katalogowej, że pojemność - prawdopodobnie przy środkowym zasilaniu, ale nieokreślona w karcie danych - wynosi zazwyczaj 7 pF przy zasilaniu 30 V i 12 pF przy zasilaniu 12 V. Dostosowujemy parametr CB do uzyskania krzywej o 7 pF przy 30 V, ale z modelu udało uzyskać się tylko 10 pF przy zasilaniu 12 V. Po optymalizacji potencjału wbudowanego i wykładników pojemności nadal nie udało się poprawić zgodności w zakresie 12 V i 30 V – model ten nie jest dostatecznie ogólny i precyzyjny, jednakże jest dostateczny do większości potrzeb symulacyjnych.

Rysunek 14 pokazuje konfigurację symulacji pojemności w stanie włączenia.



W tym przypadku prawy przełącznik SPDT jest włączony, a lewy przełącznik jest wyłączony i podłączony do źródła o napięciu VS/2. Pojemności prawej połowy lewego przełącznika i pełne pojemności prawego przełącznika, a także nieuniknione pasożytnicze pojemności na zaciskach drenu i źródła są połączone ze sobą równolegle i zasilane przez sygnał testowy 1 MHz w źródle V_s, którego poziom napięcia stałego jest przesuwany od masy do VS. Wyniki tej symulacji zaprezentowano na rysunku 15.



Z symulacji otrzymujemy wartości pojemności równe 29,5 pF oraz 21,4 pF, gdzie karta katalogowa podaje 26 pF i 25 pF. Biorąc pod uwagę zmienność pojemności układu obwodów drukowanych, możemy uznać, że wartość ta jest dostatecznie bliska rzeczywistej.

Prądy upływu

Krzywe z karty katalogowej układu pokazują zależne od napięcia prądy upływu na poziomie pA w temperaturze 25°C. Z drugiej strony specyfikacja układu gwarantuje jedynie upływ na poziomie ok. setki pA. Bardziej przemawiają jednak mnie wyniki krzywych w temperaturze 25°C. Małe prądy upływu najwyraźniej nie zostały uznane za wystarczająco ważne w tym urządzeniu, aby zagwarantować je podczas testu układu. Dodatkowo, pomiar pojedynczego pA wymaga dużego wysiłku inżynieryjnego, a także długiego czasu testowania. To może być przyczyną takiej, a nie innej specyfikacji tego parametru w karcie katalogowej.

W temperaturze 85°C producent gwarantuje prąd upływu już na poziomie kilku nA lub mniej (które można skutecznie zmierzyć) z typowym wynikiem w zakresie kilkuset pA. Przyjmijmy te typowe wyniki za poprawne i odnieśmy się do nich w modelu.

Prąd upływu jest naturalną nieidealnością produktu; nie ma on ścisłych statystyk[, którymi można go opisać i zmienia się w ogromny sposób w zależności od temperatury układu. Nie jest to specyfikacja, do której projektujemy układ, ale raczej parametr, która zakłóca inne obwody, z którymi klucz jest połączony. W przypadku użycia makromodelu każdy upływ prądu o odpowiedniej wielkości będzie symulowany jako wada obwodu i będzie użytecznym ostrzeżeniem dla projektanta. W naszym modelu wybierzmy cel 1 nA dla klucza w temperaturze 85°C.

Model, który posiadamy, nie wykazuje upływu poza prądami RCONVERGENCE i GMIN. GMIN jest rezystorem, który symulator umieszcza równolegle ze złączami w celu ułatwienia osiągnięcia zbieżności matematycznej. Zwykle jest to przewodność na poziomie 1 × 10e–12, ale przy zasilaniu 30 V możemy uzyskać w takim rezystorze o wiele większe prądy niż o wartości 30 pA - o wiele za dużo dla tego zastosowania. GMIN zostanie zatem w naszym modelu zmniejszona do 1 × 10e–15 w linii opcji symulacji, a RCONVERGENCE podniesiony zostanie do 1 × 10e15.

Fizyczne źródło tych upływów leżą najpewniej w diodach zabezpieczających przed wyładowaniami elektrostatycznymi (ESD) podłączonymi do każdego pinu układu. (Więcej o prądzie upływu diod zabezpieczających – transili – przeczytać można w moich starszych artykułach: link 1, link 2 oraz link 3 – przyp. red.) Diody ESD wstawiamy do modelu w konfiguracji pokazanej na schemacie na rysunku 16.



Po optymalizacji parametru IS w modelu diody, uzyskujemy charakterystykę prądu upływu w funkcji temperatury, jak pokazano na rysunku 17

Interfejs logiczny i sterowniki bramek

Do opisu układu logicznego sterującego bramkami kluczy zastosowano prostszy, behawioralny model, zamiast bardziej złożonego analogowego. Na ogół nie ma konieczności symulowania analogowych zachowań wejść sterujących w tego rodzaju układach, co pozwala na uproszczenie tego bloku urządzenia.

Zewnętrzne wejście logiczne znajduje się na terminalu In po lewej stronie rysunku 18. Jest to wejście idealnego nadprzewodnika Glogic_thresholda, który zapewnia idealne liniowe przenoszenie. Dla wejść logicznych napięcie poniżej 1,37 V sygnał na węźle logicznym wynosi 0 V; dla wejść powyżej 1,43 V sygnał logiczny przyjmuje wynosi 1 V; a przy napięciu pomiędzy 1,37 V a 1,43 V sygnał logiczny przesuwa się liniowo od 0 V do 1 V. Glogic_threshold ignoruje zatem zmiany napięcia zasilania, aby zapewnić próg wejściowy na poziomie 1,4 V.

Jeśli chodzi o charakterystykę przejściową, to pojemność Cdelaya spowalnia zmiany na węźle logicznym, co pozwala wybrać z przejścia niektóre punkty czasowe. Aby stworzyć odpowiedni komparator, ponownie używamy nadprzewodnictwa, tutaj wykorzystujemy Gbreakbeforemakena, którego sygnał wyjściowy zmienia się w zakresie od 0 V do 1 V, ale z progiem pochylonym nieco powyżej 0,5 V - jak widać na rysunku 19.



Przekoszone napięcia przesunięcia równe 0,52 V i 0,57 V zamiast 0,5 V pozwalają na szybsze wyłączenie wykładników spadających z napięcia 1 V niż czas włączenia wykładników rosnących od napięcia 0 V.

Napięcie sterowania bramki jest wytwarzane przez behawioralne źródła prądu B_non i B_pon. B_non pobiera prąd VDD/1000, gdy węzeł n_breakbeforemakena > 0,5 V, ustawia on napięcie w węźle non do poziomu VDD, obciążonego rezystorem 1000 Ω. Gdy węzeł n_breakbeforemakena < 0,5 V, wtedy węzeł non jest kierowany do napięcia VSS. Tak więc mamy sterownik bramki działający w pełni rail-to-rail, który jest zgodny z napięciami zasilania i ma ustalony próg wejściowy na poziomie 1,4 V.

Jeszcze jedna cecha modelu wymaga dokładniejszego wyjaśnienia. Należy zauważyć, że na rysunku 20 wyższe napięcia zasilania skracają opóźnienia. Jest to realizowane przez źródło B_supplysensitivitya, który zwraca do Cdelaya ułamek własnego prądu dynamicznego, który zmienia się w zależności od napięcia zasilania VDD. Rsupply_sensitivity z kolei obniża bardzo małe napięcie z powodu prądu Cdelay, pozostawiając zachowanie Cdelay głównie jako zwykłego kondensatora. Podanie repliki prądu Cdelay z powrotem do tej pojemności tworzy zasadniczo kontrolowany zmienny kondensator, a matematyka wewnątrz Bsupply_sensitivitya tworzy krzywą opóźnienia w funkcji VDD, jak widać na rysunku 20.



Nasz obwód emuluje opóźnienie TON jako równe 111 ns dla VDD = 4 V, podczas gdy krzywa z karty katalogowej mówi o 140 ns; a dla VDD = 15 V opóźnienie symulowane wynosi 77 ns w porównaniu do opóźnienia z karty katalogowej równego 60 ns. Niezbyt duża korelacja. Optymalizację tych parametrów zostawimy już czytelnikom jako zadanie domowe. Dopracować należy zawartość funkcji Bsupply_sensitivity, aby działała lepiej. Przynajmniej parametry break-before-make zmieniają się między 15 ns a 24 ns zgodnie z dokumentacją z karty katalogowej.

Nie mamy zbyt wielu danych w karcie katalogowej dotyczących opóźnienia w funkcji temperatury. W modelu dodajemy wpis do Cdelaya, aby spowolnić odrobinę model, gdy jest gorący, jak pokazano na rysunku 21.

Integracja całego makromodelu

Rysunek 22 pokazuje kompletny przełącznik analogowy, który stanie się podukładem w naszej symulacji. Twarde dane dotyczące L i W zostały umieszczone w symbolach tranzystorów zamiast parametrów, a wszystkie sygnały wzbudzenia i wejścia/wyjścia są usuwane na korzyść połączeń elektrycznych pinów SA, D, SB, In, VDD, VSS i Gnd_pin.



Drugi interfejs logiczny w makromodelu jest przewidziany dla drugiego przełącznika pary SPDT. Diody zabezpieczające przed wyładowaniami elektrostatycznymi (ESD) są instalowane między zaciskami analogowymi a liniami VSS oraz między wejściem logicznym a masą. Zauważ, że sufiks „-a” w nazwach górnych urządzeń logicznych i węzłów jest replikowany jako sufiks „-b” w dolnym interfejsie. Interfejs Glogic_thresholdb ma przeciwne wyjście z tabeli w Glogic_thresholda, co pozwala jednej lub drugiej parze przełączników działać, ale nie włączać się jednocześnie.

Alternatywny schemat ochrony ESD obejmuje dołączone diody z chronionego pinu do linii VDD i VSS oraz podłączenie pomiędzy VDD i VSS. Karta katalogowa układu ogólnie daje wgląd w schemat ochrony przeciwko ESD, a prądy upływowe są modelowane dla obu źródeł zasilania symetrycznego.

Obwód SPDT otrzymuje symbol i jest używany czterokrotnie w schemacie głównym ADG333A.asc na rysunku 23.

Rysunek 24 prezentuje system testowy do finalnej weryfikacji działania całego makromodelu.



Podsumowanie

Plik tekstowy z makromodelem znaleźć można tutaj. Plik główny nazywa się ADG333.asy. Zawiera szczegóły symulacji podukładów. Zamiast kopiować schemat ADG333.asc na każdy schemat, który go używa, używamy symbolu z pliku spdt_40V.asc. Dzięki temu wykorzystanie tego makromodelu będzie znacznie prostsze. Można w ten sposób dokładać inne własne elementy do biblioteki LTSpice.

Udało nam się zrealizować przyzwoity makromodel dla konkretnego przełącznika analogowego. Wiemy teraz jak uzyskać parametry, które obsługują kilka różnych procesów półprzewodnikowych wykorzystywanych do realizacji urządzenia fizycznego, dzięki czemu jest on chociaż odrobinę uniwersalny. Powstały makromodel wyświetla defekty, takie jak rezystancja kanału i jej zmiany w funkcji wielu parametrów, wstrzykiwanie ładunku jako funkcja zasilania i sygnału, pojemności pasożytnicze i ich zmiany w stosunku do napięć w systemie, a także opóźnienia interfejsu logicznego i upływy prądu. Mam nadzieję, że te makromodele będą pomocne w symulacji rzeczywistych kluczy i multiplekserów analogowych.

Źródło: https://www.analog.com/en/analog-dialogue/raqs/raq-issue-173.html