Impulsy wysokiego napięcia generowane podczas pracy przetwornic impulsowych lub przełączania drivera bramki mogą być bardzo szkodliwe dla układu elektronicznego. W zastosowaniach związanych ze sterowaniem silnikami, stany nieustalone o dużej pochodnej napięcia w czasie (dV / dt) mogą uszkodzić izolację uzwojenia, skracając żywotność silnika i wpływając na niezawodność całego systemu.
W obwodach wykorzystujących krzemowe tranzystory MOSFET i moduły IGBT, a także MOSFETy SiC, typowym sposobem redukcji stanów przejściowych jest zwiększenie wartości zewnętrznego rezystora bramki. Takie urządzenia zazwyczaj mają wysoką pojemność zwrotną (Crss) lub pojemność Millera pomiędzy drenem a bramką (Cgd). Zwiększenie rezystancji bramki (Rg) jest szczególnie skuteczne w zmniejszaniu wartości dV/dt w systemach z bardzo szybkim przełączaniem.
Przykładową aplikacją takiego układu jest system korekcji współczynnika mocy (PFC), gdzie mniejsze straty przełączania wynikają z wysokiego dV/dt. Jednak w przypadku wolniejszych zastosowań, takich jak sterowanie silnikami, wartość rezystancji wymagana do uzyskania wartości odpowiedniej dV/dt (w dopuszczalnym zakresie ok. 5..8 V/ns), mieściłaby się w zakresie kiloomów. Wysoka wartość Rg znacznie zwiększyłaby opóźnienie włączania tranzystora.
W poniższym artykule zaprezentowano trzy powszechnie stosowane metody obniżania wartości dV/dt np. z 45 V/ns do 5 V/ns, ale bez powodowania nadmiernego opóźnienia włączenia/wyłączenia klucza. Aby opisać wszystkie opcje, przeanalizowano użycie zewnętrznego kondensatora bramka-dren i tłumika RC w urządzeniu oraz stosując podejście bezpośredniego sterowania tranzystorem JFET.
W każdym przypadku stosowany jest FET SiC o napięciu do 1200 V w obudowie TO-247-4L z kanałem Rds(on) 9 mΩ przy 75 A/800 V. Każdy z badanych scenariuszy jest najpierw symulowany przy użyciu modelu SPICE tranzystora polowego SiC (FET). Eksperymenty z obwodem impulsowym mierzą czasy włączenia i wyłączenia w celu zweryfikowania wyników symulacji.
Korzystanie z zewnętrznego kondensatora Cgd
W tej metodzie zewnętrzny kondensator Cgdext jest umieszczany pomiędzy bramką a drenem obu tranzystorów polowych FET strony wysokiego i niskiego w konfiguracji półmostkowej (patrz rysunek 1).
Rys.1. Metoda wykorzystuje sterownik bramki z zewnętrznym kondensatorem ograniczającym dV/dt.
Dla SiC FET obliczono wartość Cgdext jako równą 68 pF, a dla celów symulacji uwzględniono szeregową indukcyjność pasożytniczą (Lpar) wynoszącą 20 nH. Indukcyjność pasożytnicza może być mniejsza w rzeczywistości, jeśli dyskretny kondensator podłączony będzie jak najbliżej FET. Jeśli używane są moduły FET, kondensator musiałby być umieszczony na zewnątrz modułu, co oznacza indukcyjność pasożytniczą bliższą 20 nH.
Rys.2. Pomiary wyłączania Ids (niebieski), Vgs (pomarańczowy) i Vds (zielony) z liniami ciągłymi wykorzystują zewnętrzny kondensator Cgd 68 pF i Rg 33 Ω.
Wyniki symulacji SPICE i eksperymentu dla zewnętrznego kondensatora Cgd przedstawiono na rysunku 2. Ponieważ Ids jest stosunkowo niskie podczas przełączania - szacowane na 0,54 A - zewnętrzny kondensator może tolerować pasożytniczą indukcyjność 20 nH. Wartość dV/dt dla tej metody jest mierzona i obliczana w zakresie od 25 do 5 V/ns przy zastosowaniu kondensatora 68 pF i wartości Rg w zakresie od 10 do 33 Ω (patrz rysunek 3).
Rys.3 Na wykresie dV/dt w funkcji Rg, zmierzonym i zweryfikowanym za pomocą symulacji modelu SPICE, zastosowano zewnętrzny kondensator Cgd 68 pF.
Wyniki wykazały, że ta metoda zmniejszania dV/dt jest odpowiednia w przypadku stosowania modułów FET i umieszczania pojemności na PCB, dzięki temu, że akceptuje ona pewną indukcyjność pasożytniczą.
Używanie tłumika RC (snubbera) na tranzystorach FET
Innym sposobem kontrolowania wartości różniczki dV/dt jest podłączenie snubbera do drenu i źródła tranzystorów FET po stronie wysokiego i niskiego, jak pokazano na rysunku 4.
Rys.4 Schemat obwodu tłumiącego umieszczonego równolegle w poprzek tranzystorów FET po stronie wysokiego i niskiego klucza.
W tym przykładzie, podobnie jak w przypadku zewnętrznego kondensatora bramka-dren, do kondensatora (Csnubber) i rezystora (Rsnubber) dodawana jest pasożytnicza indukcyjność 20 nH. W przypadku korzystania z dyskretnych tranzystorów FET elementy RC można umieścić blisko tranzystorów FET, najlepiej bezpośrednio przy ich pinach; w takim przypadku indukcyjność pasożytnicza jest minimalna. W eksperymentalnym obwodzie tłumiącym zastosowano kondensator 5,6 nF i rezystor 0,5 Ω. Symulacja SPICE i wyniki eksperymentu wskazały, że dV/dt można zmniejszyć z 50 do 5 V/ns przy użyciu tego podejścia (patrz rysunek 5).
Rys.5 Wykresy dV/dt zmierzonych i symulowanych wartości przy użyciu obwodu tłumika RC.
Straty przy przełączaniu wynikające z dodania obwodu tłumiącego są minimalne przy niższych wartościach pojemności i wynoszą około 2 W przy częstotliwości przełączania 10 kHz. Stosunkowo wysoka wartość symulowanej indukcyjności pasożytniczej, 20 nH, wskazywała, że układ tłumika RC można umieścić na zewnątrz modułów FET i zmniejszyć dV/dt o 90%.
Metoda bezpośredniego sterowania JFET
Ostatnią metodą zmniejszenia wartości pochodnej dV/dt jest zastosowanie układu do bezpośredniego sterowania bramką poprzez JFET. W takim obwodzie krzemowe urządzenie MOS jest włączane raz przy starcie, a następnie bramka JFET jest przełączana między -15V a 0V. Wymagany jest sygnał sterujący bramką z modulacją szerokości impulsu (PWM) wraz z sygnałem enable, ale układ działa dalej jako normalnie wyłączony. Bramka JFET po wysokiej stronie podaje napięcie -15V, aby układ był wyłączone podczas przełączania i stanów przejściowych.
Ponownie pomiary przeprowadza się w konfiguracji eksperymentalnej i symulacji obwodu przy użyciu modelu SPICE (rysunek 6). Ponieważ SiC JFET ma znaczną wartość Crss (Cgd), mała wartość Rg wynosząca 4,7 Ω jest wystarczająca, aby spowolnić dV/dt do 5 V/ns.
Rys.6 Wykres stanów nieustalonych dV/dt przy użyciu bezpośredniego sterowania JFET.
Plusy i minusy
Tabela 1 przedstawia podsumowanie parametrów wynikających z symulacji SPICE dla trzech różnych metod zmniejszania wartości dV/dt w obwodzie 75 A i 800 V. Z tych trzech, podejście JFET z sterowaniem bezpośrednim daje najmniejsze straty energii. Jednakże z uwagi na wymaganie sygnału sterującego o napięciu -15 V wraz z sygnałem zezwolenia zwiększa to poziom skomplikowania układu, a co za tym idzie - rozmiar układu na PCB i koszt systemu.
Tab.1. Tabela symulowanych parametrów dla trzech metod redukcji dV/dt.
Metody polegające na wykorzystaniu zewnętrznego kondensatora Cgd i snubbera RC wykazały nieco większe straty przy przełączaniu, ale nie wymagają one dostępu do bramki JFET. Obie te metody można łatwo zrealizować na PCB, używając dyskretnych tranzystorów FET.
Standardowe tranzystory FET firmy UnitedSiC nie zapewniają bezpośredniego dostępu do bramki JFET, ale opracowywany jest właśnie nowy produkt z podwójną bramą, w obudowie TO-247-4L. To podejście jest również odpowiednie do użycia z modułami, które mają dodany pin dla bramki JFET. We wszystkich przypadkach w symulacjach SPICE uwzględniono indukcyjność pasożytniczą 20 nH, ale wyniki dowodzą, że indukcyjność na takim poziomie nie wpływa na dV/dt.
Metoda tłumienia z wykorzystaniem snubbera pokazuje, że nie może niezależnie sterować dV/dt podczas włączania i wyłączania (patrz tabela 1). Jednak oddzielne rezystory Rg (dla włączania) i Rg (dla wyłączania) umożliwiają niezależne sterowanie z wykorzystaniem zewnętrznej pojemności bramka-dren i bezpośredniego sterowania JFET.
Źródło: https://www.edn.com/3-methods-to-minimize-harmful-dv-dt-transients-in-switching-circuits/
W obwodach wykorzystujących krzemowe tranzystory MOSFET i moduły IGBT, a także MOSFETy SiC, typowym sposobem redukcji stanów przejściowych jest zwiększenie wartości zewnętrznego rezystora bramki. Takie urządzenia zazwyczaj mają wysoką pojemność zwrotną (Crss) lub pojemność Millera pomiędzy drenem a bramką (Cgd). Zwiększenie rezystancji bramki (Rg) jest szczególnie skuteczne w zmniejszaniu wartości dV/dt w systemach z bardzo szybkim przełączaniem.
Przykładową aplikacją takiego układu jest system korekcji współczynnika mocy (PFC), gdzie mniejsze straty przełączania wynikają z wysokiego dV/dt. Jednak w przypadku wolniejszych zastosowań, takich jak sterowanie silnikami, wartość rezystancji wymagana do uzyskania wartości odpowiedniej dV/dt (w dopuszczalnym zakresie ok. 5..8 V/ns), mieściłaby się w zakresie kiloomów. Wysoka wartość Rg znacznie zwiększyłaby opóźnienie włączania tranzystora.
W poniższym artykule zaprezentowano trzy powszechnie stosowane metody obniżania wartości dV/dt np. z 45 V/ns do 5 V/ns, ale bez powodowania nadmiernego opóźnienia włączenia/wyłączenia klucza. Aby opisać wszystkie opcje, przeanalizowano użycie zewnętrznego kondensatora bramka-dren i tłumika RC w urządzeniu oraz stosując podejście bezpośredniego sterowania tranzystorem JFET.
W każdym przypadku stosowany jest FET SiC o napięciu do 1200 V w obudowie TO-247-4L z kanałem Rds(on) 9 mΩ przy 75 A/800 V. Każdy z badanych scenariuszy jest najpierw symulowany przy użyciu modelu SPICE tranzystora polowego SiC (FET). Eksperymenty z obwodem impulsowym mierzą czasy włączenia i wyłączenia w celu zweryfikowania wyników symulacji.
Korzystanie z zewnętrznego kondensatora Cgd
W tej metodzie zewnętrzny kondensator Cgdext jest umieszczany pomiędzy bramką a drenem obu tranzystorów polowych FET strony wysokiego i niskiego w konfiguracji półmostkowej (patrz rysunek 1).
Rys.1. Metoda wykorzystuje sterownik bramki z zewnętrznym kondensatorem ograniczającym dV/dt.
Dla SiC FET obliczono wartość Cgdext jako równą 68 pF, a dla celów symulacji uwzględniono szeregową indukcyjność pasożytniczą (Lpar) wynoszącą 20 nH. Indukcyjność pasożytnicza może być mniejsza w rzeczywistości, jeśli dyskretny kondensator podłączony będzie jak najbliżej FET. Jeśli używane są moduły FET, kondensator musiałby być umieszczony na zewnątrz modułu, co oznacza indukcyjność pasożytniczą bliższą 20 nH.
Rys.2. Pomiary wyłączania Ids (niebieski), Vgs (pomarańczowy) i Vds (zielony) z liniami ciągłymi wykorzystują zewnętrzny kondensator Cgd 68 pF i Rg 33 Ω.
Wyniki symulacji SPICE i eksperymentu dla zewnętrznego kondensatora Cgd przedstawiono na rysunku 2. Ponieważ Ids jest stosunkowo niskie podczas przełączania - szacowane na 0,54 A - zewnętrzny kondensator może tolerować pasożytniczą indukcyjność 20 nH. Wartość dV/dt dla tej metody jest mierzona i obliczana w zakresie od 25 do 5 V/ns przy zastosowaniu kondensatora 68 pF i wartości Rg w zakresie od 10 do 33 Ω (patrz rysunek 3).
Rys.3 Na wykresie dV/dt w funkcji Rg, zmierzonym i zweryfikowanym za pomocą symulacji modelu SPICE, zastosowano zewnętrzny kondensator Cgd 68 pF.
Wyniki wykazały, że ta metoda zmniejszania dV/dt jest odpowiednia w przypadku stosowania modułów FET i umieszczania pojemności na PCB, dzięki temu, że akceptuje ona pewną indukcyjność pasożytniczą.
Używanie tłumika RC (snubbera) na tranzystorach FET
Innym sposobem kontrolowania wartości różniczki dV/dt jest podłączenie snubbera do drenu i źródła tranzystorów FET po stronie wysokiego i niskiego, jak pokazano na rysunku 4.
Rys.4 Schemat obwodu tłumiącego umieszczonego równolegle w poprzek tranzystorów FET po stronie wysokiego i niskiego klucza.
W tym przykładzie, podobnie jak w przypadku zewnętrznego kondensatora bramka-dren, do kondensatora (Csnubber) i rezystora (Rsnubber) dodawana jest pasożytnicza indukcyjność 20 nH. W przypadku korzystania z dyskretnych tranzystorów FET elementy RC można umieścić blisko tranzystorów FET, najlepiej bezpośrednio przy ich pinach; w takim przypadku indukcyjność pasożytnicza jest minimalna. W eksperymentalnym obwodzie tłumiącym zastosowano kondensator 5,6 nF i rezystor 0,5 Ω. Symulacja SPICE i wyniki eksperymentu wskazały, że dV/dt można zmniejszyć z 50 do 5 V/ns przy użyciu tego podejścia (patrz rysunek 5).
Rys.5 Wykresy dV/dt zmierzonych i symulowanych wartości przy użyciu obwodu tłumika RC.
Straty przy przełączaniu wynikające z dodania obwodu tłumiącego są minimalne przy niższych wartościach pojemności i wynoszą około 2 W przy częstotliwości przełączania 10 kHz. Stosunkowo wysoka wartość symulowanej indukcyjności pasożytniczej, 20 nH, wskazywała, że układ tłumika RC można umieścić na zewnątrz modułów FET i zmniejszyć dV/dt o 90%.
Metoda bezpośredniego sterowania JFET
Ostatnią metodą zmniejszenia wartości pochodnej dV/dt jest zastosowanie układu do bezpośredniego sterowania bramką poprzez JFET. W takim obwodzie krzemowe urządzenie MOS jest włączane raz przy starcie, a następnie bramka JFET jest przełączana między -15V a 0V. Wymagany jest sygnał sterujący bramką z modulacją szerokości impulsu (PWM) wraz z sygnałem enable, ale układ działa dalej jako normalnie wyłączony. Bramka JFET po wysokiej stronie podaje napięcie -15V, aby układ był wyłączone podczas przełączania i stanów przejściowych.
Ponownie pomiary przeprowadza się w konfiguracji eksperymentalnej i symulacji obwodu przy użyciu modelu SPICE (rysunek 6). Ponieważ SiC JFET ma znaczną wartość Crss (Cgd), mała wartość Rg wynosząca 4,7 Ω jest wystarczająca, aby spowolnić dV/dt do 5 V/ns.
Rys.6 Wykres stanów nieustalonych dV/dt przy użyciu bezpośredniego sterowania JFET.
Plusy i minusy
Tabela 1 przedstawia podsumowanie parametrów wynikających z symulacji SPICE dla trzech różnych metod zmniejszania wartości dV/dt w obwodzie 75 A i 800 V. Z tych trzech, podejście JFET z sterowaniem bezpośrednim daje najmniejsze straty energii. Jednakże z uwagi na wymaganie sygnału sterującego o napięciu -15 V wraz z sygnałem zezwolenia zwiększa to poziom skomplikowania układu, a co za tym idzie - rozmiar układu na PCB i koszt systemu.
Tab.1. Tabela symulowanych parametrów dla trzech metod redukcji dV/dt.
Metody polegające na wykorzystaniu zewnętrznego kondensatora Cgd i snubbera RC wykazały nieco większe straty przy przełączaniu, ale nie wymagają one dostępu do bramki JFET. Obie te metody można łatwo zrealizować na PCB, używając dyskretnych tranzystorów FET.
Standardowe tranzystory FET firmy UnitedSiC nie zapewniają bezpośredniego dostępu do bramki JFET, ale opracowywany jest właśnie nowy produkt z podwójną bramą, w obudowie TO-247-4L. To podejście jest również odpowiednie do użycia z modułami, które mają dodany pin dla bramki JFET. We wszystkich przypadkach w symulacjach SPICE uwzględniono indukcyjność pasożytniczą 20 nH, ale wyniki dowodzą, że indukcyjność na takim poziomie nie wpływa na dV/dt.
Metoda tłumienia z wykorzystaniem snubbera pokazuje, że nie może niezależnie sterować dV/dt podczas włączania i wyłączania (patrz tabela 1). Jednak oddzielne rezystory Rg (dla włączania) i Rg (dla wyłączania) umożliwiają niezależne sterowanie z wykorzystaniem zewnętrznej pojemności bramka-dren i bezpośredniego sterowania JFET.
Źródło: https://www.edn.com/3-methods-to-minimize-harmful-dv-dt-transients-in-switching-circuits/
Cool! Ranking DIY
