Elektroda.pl
Elektroda.pl
X

Search our partners

Find the latest content on electronic components. Datasheets.com
Elektroda.pl
Please add exception to AdBlock for elektroda.pl.
If you watch the ads, you support portal and users.

WARP-V: Generator rdzenia procesora RISC-V obsługujący ISA MIPS

ghost666 20 Jul 2021 08:28 381 1
  • WARP-V: Generator rdzenia procesora RISC-V obsługujący ISA MIPS
    Jeśli pracowałeś kiedyś nad otwartymi rdzeniami procesora RISC-V ISA, istnieje duża szansa, że ​​natknąłeś się na WARP-V. Dla początkujących WARP-V to po prostu generator rdzeni procesora RISC-V napisany w TL-Verilog (Transaction-Level Verilog), który obsługuje nie tylko RISC-V, ale także ISA MIPS. WARP-V jest przedmiotem dyskusji od dłuższego czasu ze względu na niezrównaną skalowalność generowanej przezeń architektury, przy wykorzystaniu niewielkiej ilości kodu.

    Słynne przysłowie „Potrzeba jest matką wynalazku” doskonale opisuje powstanie TL-Verilog, a wraz z nim tego generatora rdzeni procesora WARP-V. Przez dziesięciolecia setki inżynierów pracowało nad zaprojektowaniem pojedynczego rdzenia procesora, który był bardziej coraz bardziej złożony. Wszystko to w ramach wyścigu o wyższą wydajność pojedynczego rdzenia. Jednak dzięki najnowszym osiągnięciom w branży półprzewodników, programista i inżynier Steve Hoover, mający wieloletnie doświadczenie w projektowaniu rdzeni procesorów, wpadł na pomysł opracowania rdzenia WARP-V w zaledwie 1,5 tygodnia bez użycia zaawansowanych technik mikroarchitektury procesora.

    Jedno ważne pytanie, które przychodzi do głowy, to dlaczego wykorzystano inny język HDL - TL-Verilog - kiedy dostępne i popularne są Verilog i VHDL. (Uwaga TL-Verilog nie jest językiem opisu sprzętu). Istnieje kilka powodów, takich jak chęć zaprojektowanie procesora tak, aby był kompaktowy, elastyczny i jednoznaczny. Dzięki TL-Verilog rozmiar kodu jest zmniejszony o prawie połowę dla kolejki o głębokości od 1 do 7 cykli w porównaniu do projektu jednocyklowego w SystemVerilog. Dzieje się tak, ponieważ modele TL-Verilog są o połowę mniejsze od ich odpowiedników Verilog. Kiedy patrzymy na inne języki HDL, odnoszą się one bardziej do opisu projektów statycznych, za TL-Verilog stoi zupełnie inna koncepcja, ponieważ jest on zbudowany na potrzeby procesu projektowania.

    Co to jest generator rdzeni procesora WARP-V?

    Jeśli chodzi o elastyczność rdzenia, można zaimplementować jednostopniowy procesor, taki jak zwykły mikrokontroler, ale z pomocą tego samego generatora można zaimplementować też nawet siedmiostopniowy procesor ogólnego przeznaczenia. Będąc projektem w pełni open-source, może być używany teraz w niemalże każdej aplikacji, szczególnie do projektowania otwartych systemów.

    Rdzeń procesora generowany przez WARP-V zawiera tylko implementacje samych rdzeni CPU, bez pamięci wirtualnej, pamięci podręcznej i modułów wejścia i wyjścia. Dzięki konfigurowalnym ISA możesz teraz dodać opcjonalne rozszerzenia RISC-V, takie jak podstawowy zestaw instrukcji całkowitych (E), standardowe rozszerzenie do mnożenia i dzielenia liczb całkowitych (M), zmiennoprzecinkowe o pojedynczej precyzji (F) i manipulacja bitami (B).

    Kiedy przyjrzymy się mikroarchitekturze procesora tworzonego przez WARP-V, można zauważyć, że każda pionowa zielona linia oddziela etapy wirtualnego potoku. Wszystkie te wirtualne etapy potoku można mapować do jednego etapu fizycznego lub różnych etapów fizycznych. Ponieważ jest to implementacja RISC-V, dekodowanie, obliczanie celu rozgałęzienia i rejestr są mapowane na ten sam stan fizyczny. Kod jest tworzony przy użyciu preprocesora makr M4, za pomocą którego można wygenerowany kod wykorzystać jako kod źródłowy i zmodyfikować jego mikroarchitekturę.

    WARP-V: Generator rdzenia procesora RISC-V obsługujący ISA MIPS


    Nawet jeśli WARP-V niekoniecznie jest najlepszą opcją, jest to sposób na demokratyzację procesorów. Wokół WARP-V nie można wiele zrobić, ale z pewnością można pracować nad innymi powiązanymi systemami, takimi jak układy wielordzeniowe, aby pokazać przepływ transakcji. Projektant Steve Hoover mówi "RISC-V wyzwoliło ISA. Teraz nadszedł czas na uwolnienie procesorów i innych komponentów. Zachowajmy patenty na większe rzeczy".

    Źródło: https://www.cnx-software.com/2021/07/19/warp-v-a-risc-v-cpu-core-generator-supporting-mips-isa/

    Cool! Ranking DIY
    About Author
    ghost666
    Translator, editor
    Offline 
    Fizyk z wykształcenia. Po zrobieniu doktoratu i dwóch latach pracy na uczelni, przeszedł do sektora prywatnego, gdzie zajmuje się projektowaniem urządzeń elektronicznych i programowaniem. Od 2003 roku na forum Elektroda.pl, od 2008 roku członek zespołu redakcyjnego.
    ghost666 wrote 10446 posts with rating 8804, helped 157 times. Live in city Warszawa. Been with us since 2003 year.
  • #2
    willyvmm
    Level 29  
    Tytuł sugeruje zupełnie co innego, wręcz zastanawiałem się WTF, po co to komu. Dopiero przeczytanie artykułu pokazuje sens tego co i po co to jest.