[Rozwiązano] FPGA - Poszukiwany VHDL dla dzielnika częstotliwości sterowanego z 4 bitów, LS292

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-- **                      "Układy CPLD w praktyce"                        **
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-- **            Module: FDivider (przydatny komponent)                    **
-- **            Target device: XILINX CPLD                                **
-- **            Tool versions: ISE WebPACK 9.2i                           **
-- **            Date: BIAŁYSTOK, styczeń 2009                             **
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-- **                     Napisał : Andrzej Pawluczuk                      **
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library IEEE ;
use IEEE.STD_LOGIC_1164.ALL ;
use IEEE.STD_LOGIC_ARITH.ALL ;
use IEEE.STD_LOGIC_UNSIGNED.ALL ;

entity FDivider is generic ( constant CntSize : integer := 8 ) ;
                   port ( Clk : in std_logic ;
                          Reset : in std_logic ;
                          FDiv : out std_logic ) ;
end FDivider ;

architecture Behavioral of FDivider is

  signal FDivCnt : std_logic_vector ( CntSize - 1 downto 0 ) ;

begin

  FDividerInstance : process ( Clk , Reset )
  begin
    if Reset = '0' then
      FDivCnt <= ( others => '0' ) ;
    else
      if Clk'event and Clk = '0' then
        FDivCnt <= FDivCnt + 1 ;
      end if ;
    end if ;
  end process ;

  FDiv <= FDivCnt ( FDivCnt'left ) ;

end Behavioral ;