logo elektroda
logo elektroda
X
logo elektroda
REKLAMA
REKLAMA
Adblock/uBlockOrigin/AdGuard mogą powodować znikanie niektórych postów z powodu nowej reguły.

[Zlecę] Projekt wyzwalacza fpga verilog pod płytke Tang Nano 9K spi

raptus251 09 Cze 2023 08:44 432 11
REKLAMA
  • #1 20610426
    raptus251
    Poziom 3  
    Witam zlecę napisanie kodu fpga verilog pod Tang Nano 9K który bedzie nadsłuchiwał pamiec spi
    przykład winbond 25q32 100mhz

    kod ma implementowac rejestr przesuwny

    tu jest przykład pod emmc

    always @(posedge emmc_clk or negedge sys_rst_n) begin
    capture <= capture;
    counter <= counter;
    trigger <= trigger;
    if (!sys_rst_n) begin
    trigger <= 1'b0;
    counter <= 24'b1000000000;
    capture <= 32'b0;
    end else if (counter > 0) begin
    counter <= counter - 1;
    capture <= 32'b0;
    end else if (capture == 32'h4ebbc04d) begin
    trigger <= 1'b1;
    counter <= 24'b1000000000;
    end else begin
    trigger <= 1'b0;
    capture <= {capture[31:0], emmc_dat0};
    end
    end
  • REKLAMA
  • REKLAMA
  • #3 20610495
    raptus251
    Poziom 3  
    Witam monitorowany ma być MISO czyli DO (IO1) jeżeli chodzi o 25Q32.
    Patrząc na algorytm, to po wykryciu wartości 4EBBC04D wystawiany jest sygnał trigger trwający 512 taktów zegara, tak właśnie ma działać.
  • #5 20610509
    raptus251
    Poziom 3  
    Czy sygnały mają być podane na konkretne piny TANG Nano?
    Nie ma znaczenia

    W jakim trybie pracuje SPI 0 czy 3?
    Spi 0
  • REKLAMA
  • #7 20610592
    raptus251
    Poziom 3  
    JarekC napisał:
    Ostatnie pytanie czy sygnał sys_rst_n ma być połączony pod któryś z przycisków czy jest zewnętrznym sygnałem z układu?



    Jest zewnętrznym sygnałem układu.
  • #8 20610632
    JarekC
    Poziom 32  
    Proszę sprawdzić czy działa:

    Podłączenie (cztery sąsiednie piny na złaczu)
    Kod: Verilog
    Zaloguj się, aby zobaczyć kod


    Po zaprogramowaniu LED6 powinien migać co 0.5s.
    Po wykryciu oczekiwanej kombinacji LED0 powinien mignąć i pojawić się aktywny sygnał Trigger.
    Układ działa przez 60 sekund potem się blokuje (sygnalizuje to zapalenie się LED5)
  • REKLAMA
  • #10 20610747
    raptus251
    Poziom 3  
    Witam Sory działa i to dosc dobrze.

    Tylko mam pytanie jakim zegarem jest taktowana pamiec spi przez fpga
  • #12 20610847
    raptus251
    Poziom 3  
    To super dziekuje za zajecie sie projektem
    Wysłałem wiadomosc pw
    Pozdrawiam.

Podsumowanie tematu

W dyskusji poruszono zlecenie dotyczące napisania kodu w Verilogu dla układu FPGA Tang Nano 9K, który ma monitorować pamięć SPI Winbond 25Q32. Ustalono, że monitorowana linia to MISO (DO), a sygnał trigger ma być aktywowany po wykryciu wartości 4EBBC04D, trwając 512 taktów zegara. Ustalono również, że układ działa w trybie SPI 0, a sygnał reset (sys_rst_n) jest zewnętrznym sygnałem. Uczestnicy dyskusji podali konkretne piny do podłączenia oraz potwierdzili, że FPGA działa jako Slave, korzystając z zegara SPI_Clk.
Podsumowanie wygenerowane przez model językowy.
REKLAMA