Monolityczny układ scalony (IC) to taki, w którym wszystko jest zaimplementowane na pojedynczej krzemowej płytce, zwanej również chipem. Maksymalny praktyczny rozmiar całości, produkowanej przy użyciu procesu litografii w ekstremalnym ultrafiolecie (EUV) wynosi około 25 mm x 25 mm (625 mm²). Chociaż możliwe jest tworzenie większych, wydajność ich produkcji zaczyna gwałtownie spadać. Jednym z rozwiązań dla współczesnych urządzeń integrujących wiele miliardów tranzystorów w jednym chipie jest rozdzielenie projektu na szereg mniejszych struktur, zamontowanych na warstwie krzemu opakowanej we wspólną obudowę. W tym przypadku mniejsze płytki nazywane są chipletami, podczas gdy ostateczne urządzenie znane jest jako system wielochipowy.
Istnieje sporo korzyści związanych z przyjęciem podejścia opartego na chipletach. Obejmują one zwiększoną sprawność produkcji, zmniejszenie jej kosztów oraz możliwość implementacji różnych funkcji przy użyciu optymalnych technologii procesów. Ponadto w grę wchodzi też lepsza elastyczność i opcje dostosowania projektu, ponieważ projektanci mogą wybierać odpowiednie chiplety do różnych zastosowań. Ta metoda zapewnia większą skalowalność, gdyż więcej chipletów może obsługiwać wyższe wymagania obciążeniowe. A sam czas wprowadzenia całości na rynek zostaje skrócony poprzez ponowne wykorzystanie istniejących chipletów w różnych kombinacjach w szeregu produktach.
Kilka firm, takich jak Intel, używa technologii opartych na chipletach już od paru lat. Jednak są to zazwyczaj odstępstwa, a dane podmioty mają pełną kontrolę nad całym przepływem projektowym. Marzeniem jest, aby deweloperzy systemów wielochipowych mogli pozyskiwać trwałe IP chipletów od wielu dostawców, tak samo, jak projektanci SoC używają funkcji IP od dostawców zewnętrznych. Powszechnie przyjmuje się, że chiplety będą kluczem przedsięwzięć przyszłości, ale co przez nią rozumiemy? Jeszcze rok temu eksperci przemysłowi przewidywali pięcio/sześcioletnią perspektywę powszechnego przyjęcia tej technologii. Niemniej kilka firm niedawno wyłoniło się z trybu stealth mode z ofertami chipletów. Co wskazuje, że wejście tego rozwiązania może nastąpić szybciej, niż się spodziewano. Oczywiście jak zwykle istnieje pewna kwestia, którą trzeba uwzględnić. Wiele chipletów jutra przekroczy rozmiar i złożoność obecnych układów scalonych, ASIC, ASSP czy SoC. Ponadto większość tych dzisiejszych używa pewnej formy sieci na chipie (NoC), która może być postrzegana jako IP interkonektowe obejmujące cały układ scalony. Jak te chiplety przyszłości, oparte na wykorzystaniu NoC będą się komunikować między sobą?
Scenariusze implementacji interkonektów D2D
Możliwe jest zidentyfikowanie różnych scenariuszy implementacji interkonektów między chipletami. Taki interkonekt jest zazwyczaj określany jako interfejs die-to-die (D2D), aby uniknąć nieporozumień z interkonektami chip-to-chip (C2C) na poziomie płytki drukowanej (PCB). Po pierwsze, rozważmy kilka możliwości niekoherentnego interkonektu D2D (patrz rysunek 1).
Najprostszą opcją jest wykorzystanie tylko dwóch chipletów z bezpośrednimi połączeniami D2D, zilustrowanymi na rysunku 1a. Bardziej zaawansowany przykład obejmuje większą liczbę płytek (rysunek 1b), nadal z bezpośrednimi połączeniami D2D i statyczną konfiguracją trybu mapowania podczas uruchamiania. W przypadku pośredniego routingu D2D z wykorzystaniem przeskakiwania chipletów (rysunek 1c) istnieją dwie możliwości: statyczna konfiguracja trybu mapowania podczas uruchamiania lub dynamiczna konfiguracja trybu mapowania podczas działania. Wszystkie trzy przykłady na rysunku 1 zakładają heterogeniczne chiplety, ale możliwe jest także wykorzystanie wielu homogenicznych (identycznych) w takich układach.
Następnie rozważmy kilka przykładów spójnego interkonektu D2D (patrz rysunek 2). W tym przypadku, oprócz pamięci na chiplecie, takiej jak podręczna procesora i akceleratorów, pokazujemy również możliwości zastosowania tej zewnętrznej (MEM) typu DDR, reprezentowanej przez większe szare prostokąty. Te pamięci, które są zewnętrzne w stosunku do obudowy systemu wielopłytkowego, będą wymagały IP kontrolera pamięci na chiplecie, jak pokazano na mniejszych szarych prostokątach na rysunku 2.
Najprostszą formą spójnego interkonektu jest sieć heterogeniczna i asymetryczna, zilustrowana na rysunku 2a. W tym przypadku istnieje wyraźny chiplet gospodarza, do którego podłączona jest pamięć zewnętrzna. Z drugiej strony spektrum mamy architekturę homogeniczną i symetryczną (rysunek 2c). Tutaj każdy chiplet może komunikować się z własną oraz z pamięciami wszystkich innych chipletów. Oczywiście szybko staje się to bardzo złożone, wraz ze skalowaniem układu. Projektanci muszą również być niezwykle ostrożni w odniesieniu do ewentualnych wąskich gardeł i opóźnień związanych z komunikacją D2D.
Szczególnie interesujące było to, że podczas udziału w pierwszym na świecie wydarzeniu dotyczącym chipletów skoncentrowanym na branży motoryzacyjnej, które odbyło się w Leuven w Belgii, mówiło się o stworzeniu specjalnego chipletu dla NoC. Miałby on zapewniać wszystkim innym dostęp do wspólnej pamięci, jednocześnie pełniąc funkcję pewnego rodzaju arbitra transmisji (patrz rysunek 2b). Pomysłem było, aby ten chiplet, oznaczony jako Die X na rysunku, działał jak centrum systemu komunikacyjnego. Inne chiplety konkurują o dostęp do centralnej współdzielonej pamięci, a konieczne staje się regulowanie spójności pamięci podręcznych. Ten scenariusz pozwala projektantom wprowadzić inteligencję do tegoż centrum.
Głębsza analiza interkonektu D2D
Przyjrzyjmy się nieco głębiej interkonektowi D2D (patrz rysunek 3). Rozpoczniemy od NoC stosowanych na samych chipletach. Dostępne są dla projektantów różne technologie NoC. Na przykład, Architektura Zaawansowanego Mikrokontrolera (AMBA) od ARM obejmuje niespójny protokół Advanced eXtensible Interface (AXI) oraz spójny Coherent Hub Interface (CHI).
Rys.3. Przykład połączenia typu die-to-die (D2D) podkreślający zastosowanie protokołu NoC (po lewej).
Zakładając, że projektant korzysta z protokołu NoC, takiego jak AXI lub CHI — lub IP NoC, które mogą generować i odbierać ruch AXI lub CHI — to każdy ruch wychodzący będzie musiał być spakowany w pewien format interfejsu strumieniowego, na przykład CXS. Spakowane dane są następnie przekazywane do kontrolera warstwy łącza i związanej z nim PHY. Warstwa fizyczna będzie implementowana przy użyciu czegoś takiego jak Bunch of Wires (BoW), Universal Chiplet Interconnect Express (UCIe) lub Synopsys eXtra Short Reach (XSR) itp. Podobnie ruch przychodzący będzie przekazywany przez związaną z nim PHY i warstwę łącza i rozpakowywany do postaci AXI lub CHI.
Warto zauważyć, że przemysł jest obecnie wciąż na wczesnych etapach rozwoju tej technologii. A ludzie wciąż starają się zrozumieć różne sposoby, w jakie wszystko i wszyscy mogą ze sobą współpracować. Na przykład, jako że chiplety mogą wykorzystywać bloki IP od różnych dostawców zewnętrznych — a ponieważ każdy blok IP może stosować swoją własną szerokość danych w interfejsie, inną częstotliwość zegara i protokół łączeniowy — może się okazać, że NoC musi obsługiwać wiele standardowych protokołów zdefiniowanych i przyjętych przez przemysł, takich jak OCP, APB, AHB, AXI, CHI, STBus i DTL... Aby poradzić sobie z tym problemem, projektanci chipletów mogą sięgnąć po IP łączności niespójnej lub spójnej, ponieważ oba te rodzaje NoC obsługują szeroki zakres protokołów.
Jeśli projektanci chipletów zdecydują się używać osobnego bloku IP do łączności, mogą samodzielnie zaimplementować IP do pakowania/rozpakowywania i nabyć IP warstwy łącza i PHY od dostawcy zewnętrznego. Alternatywą może być również to, że IP pakowania/rozpakowywania danych jest dostarczane razem z IP warstwy łącza oraz PHY. Kolejna opcja to IP pakowania/rozpakowywania, które jest zapewniane jako moduł przez dostawcę NoC.
Niezależnie od szczegółów można odczuć, że chiplety i systemy wielopłytkowe są przyszłością projektowania układów scalonych ze względu na ich liczne zalety związane z kosztami, wydajnością, elastycznością, skalowalnością i dostosowywaniem. Dokładnie wtedy, gdy wydawało się, że te rzeczy nie mogą być jeszcze bardziej złożone i ciekawe... właśnie takie się stały!
Źródło: https://www.edn.com/extending-network-on-chip-noc-technology-to-chiplets/
Istnieje sporo korzyści związanych z przyjęciem podejścia opartego na chipletach. Obejmują one zwiększoną sprawność produkcji, zmniejszenie jej kosztów oraz możliwość implementacji różnych funkcji przy użyciu optymalnych technologii procesów. Ponadto w grę wchodzi też lepsza elastyczność i opcje dostosowania projektu, ponieważ projektanci mogą wybierać odpowiednie chiplety do różnych zastosowań. Ta metoda zapewnia większą skalowalność, gdyż więcej chipletów może obsługiwać wyższe wymagania obciążeniowe. A sam czas wprowadzenia całości na rynek zostaje skrócony poprzez ponowne wykorzystanie istniejących chipletów w różnych kombinacjach w szeregu produktach.
Kilka firm, takich jak Intel, używa technologii opartych na chipletach już od paru lat. Jednak są to zazwyczaj odstępstwa, a dane podmioty mają pełną kontrolę nad całym przepływem projektowym. Marzeniem jest, aby deweloperzy systemów wielochipowych mogli pozyskiwać trwałe IP chipletów od wielu dostawców, tak samo, jak projektanci SoC używają funkcji IP od dostawców zewnętrznych. Powszechnie przyjmuje się, że chiplety będą kluczem przedsięwzięć przyszłości, ale co przez nią rozumiemy? Jeszcze rok temu eksperci przemysłowi przewidywali pięcio/sześcioletnią perspektywę powszechnego przyjęcia tej technologii. Niemniej kilka firm niedawno wyłoniło się z trybu stealth mode z ofertami chipletów. Co wskazuje, że wejście tego rozwiązania może nastąpić szybciej, niż się spodziewano. Oczywiście jak zwykle istnieje pewna kwestia, którą trzeba uwzględnić. Wiele chipletów jutra przekroczy rozmiar i złożoność obecnych układów scalonych, ASIC, ASSP czy SoC. Ponadto większość tych dzisiejszych używa pewnej formy sieci na chipie (NoC), która może być postrzegana jako IP interkonektowe obejmujące cały układ scalony. Jak te chiplety przyszłości, oparte na wykorzystaniu NoC będą się komunikować między sobą?
Scenariusze implementacji interkonektów D2D
Możliwe jest zidentyfikowanie różnych scenariuszy implementacji interkonektów między chipletami. Taki interkonekt jest zazwyczaj określany jako interfejs die-to-die (D2D), aby uniknąć nieporozumień z interkonektami chip-to-chip (C2C) na poziomie płytki drukowanej (PCB). Po pierwsze, rozważmy kilka możliwości niekoherentnego interkonektu D2D (patrz rysunek 1).
Najprostszą opcją jest wykorzystanie tylko dwóch chipletów z bezpośrednimi połączeniami D2D, zilustrowanymi na rysunku 1a. Bardziej zaawansowany przykład obejmuje większą liczbę płytek (rysunek 1b), nadal z bezpośrednimi połączeniami D2D i statyczną konfiguracją trybu mapowania podczas uruchamiania. W przypadku pośredniego routingu D2D z wykorzystaniem przeskakiwania chipletów (rysunek 1c) istnieją dwie możliwości: statyczna konfiguracja trybu mapowania podczas uruchamiania lub dynamiczna konfiguracja trybu mapowania podczas działania. Wszystkie trzy przykłady na rysunku 1 zakładają heterogeniczne chiplety, ale możliwe jest także wykorzystanie wielu homogenicznych (identycznych) w takich układach.
Następnie rozważmy kilka przykładów spójnego interkonektu D2D (patrz rysunek 2). W tym przypadku, oprócz pamięci na chiplecie, takiej jak podręczna procesora i akceleratorów, pokazujemy również możliwości zastosowania tej zewnętrznej (MEM) typu DDR, reprezentowanej przez większe szare prostokąty. Te pamięci, które są zewnętrzne w stosunku do obudowy systemu wielopłytkowego, będą wymagały IP kontrolera pamięci na chiplecie, jak pokazano na mniejszych szarych prostokątach na rysunku 2.
Najprostszą formą spójnego interkonektu jest sieć heterogeniczna i asymetryczna, zilustrowana na rysunku 2a. W tym przypadku istnieje wyraźny chiplet gospodarza, do którego podłączona jest pamięć zewnętrzna. Z drugiej strony spektrum mamy architekturę homogeniczną i symetryczną (rysunek 2c). Tutaj każdy chiplet może komunikować się z własną oraz z pamięciami wszystkich innych chipletów. Oczywiście szybko staje się to bardzo złożone, wraz ze skalowaniem układu. Projektanci muszą również być niezwykle ostrożni w odniesieniu do ewentualnych wąskich gardeł i opóźnień związanych z komunikacją D2D.
Szczególnie interesujące było to, że podczas udziału w pierwszym na świecie wydarzeniu dotyczącym chipletów skoncentrowanym na branży motoryzacyjnej, które odbyło się w Leuven w Belgii, mówiło się o stworzeniu specjalnego chipletu dla NoC. Miałby on zapewniać wszystkim innym dostęp do wspólnej pamięci, jednocześnie pełniąc funkcję pewnego rodzaju arbitra transmisji (patrz rysunek 2b). Pomysłem było, aby ten chiplet, oznaczony jako Die X na rysunku, działał jak centrum systemu komunikacyjnego. Inne chiplety konkurują o dostęp do centralnej współdzielonej pamięci, a konieczne staje się regulowanie spójności pamięci podręcznych. Ten scenariusz pozwala projektantom wprowadzić inteligencję do tegoż centrum.
Głębsza analiza interkonektu D2D
Przyjrzyjmy się nieco głębiej interkonektowi D2D (patrz rysunek 3). Rozpoczniemy od NoC stosowanych na samych chipletach. Dostępne są dla projektantów różne technologie NoC. Na przykład, Architektura Zaawansowanego Mikrokontrolera (AMBA) od ARM obejmuje niespójny protokół Advanced eXtensible Interface (AXI) oraz spójny Coherent Hub Interface (CHI).
Rys.3. Przykład połączenia typu die-to-die (D2D) podkreślający zastosowanie protokołu NoC (po lewej).
Zakładając, że projektant korzysta z protokołu NoC, takiego jak AXI lub CHI — lub IP NoC, które mogą generować i odbierać ruch AXI lub CHI — to każdy ruch wychodzący będzie musiał być spakowany w pewien format interfejsu strumieniowego, na przykład CXS. Spakowane dane są następnie przekazywane do kontrolera warstwy łącza i związanej z nim PHY. Warstwa fizyczna będzie implementowana przy użyciu czegoś takiego jak Bunch of Wires (BoW), Universal Chiplet Interconnect Express (UCIe) lub Synopsys eXtra Short Reach (XSR) itp. Podobnie ruch przychodzący będzie przekazywany przez związaną z nim PHY i warstwę łącza i rozpakowywany do postaci AXI lub CHI.
Warto zauważyć, że przemysł jest obecnie wciąż na wczesnych etapach rozwoju tej technologii. A ludzie wciąż starają się zrozumieć różne sposoby, w jakie wszystko i wszyscy mogą ze sobą współpracować. Na przykład, jako że chiplety mogą wykorzystywać bloki IP od różnych dostawców zewnętrznych — a ponieważ każdy blok IP może stosować swoją własną szerokość danych w interfejsie, inną częstotliwość zegara i protokół łączeniowy — może się okazać, że NoC musi obsługiwać wiele standardowych protokołów zdefiniowanych i przyjętych przez przemysł, takich jak OCP, APB, AHB, AXI, CHI, STBus i DTL... Aby poradzić sobie z tym problemem, projektanci chipletów mogą sięgnąć po IP łączności niespójnej lub spójnej, ponieważ oba te rodzaje NoC obsługują szeroki zakres protokołów.
Jeśli projektanci chipletów zdecydują się używać osobnego bloku IP do łączności, mogą samodzielnie zaimplementować IP do pakowania/rozpakowywania i nabyć IP warstwy łącza i PHY od dostawcy zewnętrznego. Alternatywą może być również to, że IP pakowania/rozpakowywania danych jest dostarczane razem z IP warstwy łącza oraz PHY. Kolejna opcja to IP pakowania/rozpakowywania, które jest zapewniane jako moduł przez dostawcę NoC.
Niezależnie od szczegółów można odczuć, że chiplety i systemy wielopłytkowe są przyszłością projektowania układów scalonych ze względu na ich liczne zalety związane z kosztami, wydajnością, elastycznością, skalowalnością i dostosowywaniem. Dokładnie wtedy, gdy wydawało się, że te rzeczy nie mogą być jeszcze bardziej złożone i ciekawe... właśnie takie się stały!
Źródło: https://www.edn.com/extending-network-on-chip-noc-technology-to-chiplets/
Fajne? Ranking DIY
