Elektroda.pl
Elektroda.pl
X
Proszę, dodaj wyjątek www.elektroda.pl do Adblock.
Dzięki temu, że oglądasz reklamy, wspierasz portal i użytkowników.

[Verilog] Licznik zliczający w dół

Makumba25 06 Cze 2006 12:41 1011 3
  • #1 06 Cze 2006 12:41
    Makumba25
    Poziom 9  

    Hej

    Zamieszczam mojego posta w tym dziale, ponieważ sam dokładnie nie wiem gdzie powiniennem to umieścić.
    Poszukuję materiałów na temat modelowania w języku Verilog licznika zliczającego w dół, czy ktoś z was może mi podesłać jakieś dobre linki bądź źródła?
    I jeszcze jedno: Czy przez proces syntezy modelu w języku Verilog rozumie się proces kompilacji, czyli sprawdzenie modelu pod względem poprawności?

    Pozdrawiam

    0 3
  • #2 07 Cze 2006 07:50
    strdaniel
    Poziom 20  

    witam

    co do materiałów do veriloga to polecam stronke www.opencores.com
    można sobie tam ściągnąć całą masę układów napisanych w verilogu, dużo ciekawych artykułów o projektowaniu itd itp sam zobacz,
    w jezyku polskim nie ma ksiązek do veriloga, mam troche materiałów po angielsku jeśli jesteś zainteresowany daj znać postaram się coś wysłac

    co do syntezy to poniekad jest ona sprawdzeniem poprawności działania układu, poniewaz poprawna systeza generuje netliste a ta z kolei jest podstawą do implemetacji naszego projetku np. w ukłądzie FPGA
    poprawna synteza mówi nam więc o tym że układ napisaliśmy jako syntezowalny więc można go w sprzęt ładować,
    można by powiedziec że synteza przekłada nasz tekst źródłowy na schemat elektryczny
    oczywiście nie wszystko da się syntezować więc niestety nie wszystko da się sprawdzić w ten sposób, środowiska projektowe mają swoje kompilatory które sprawdzają składnie i poprawnośc projektu
    do syntezy używane są przewaznie inne narzędzia niż do projektowania i symulacji układu
    powodzenia

    0
  • #3 08 Cze 2006 00:40
    Makumba25
    Poziom 9  

    dziekuje za odpowiedz i mam jeszcze jedno pytanie. Przykladowo mam jakis model w Verilogu i w jakim narzedziu najlepiej bedzie sprawdzic go pod katem syntezy?

    0
  • Pomocny post
    #4 08 Cze 2006 14:12
    strdaniel
    Poziom 20  

    zobacz sobie na stronce elektorniki praktycznej
    jest taki programik webpack zdaje się od xilinxa ktory udostepniają za darmo chyba w niepełnej wersji ale zawsze lepsze to nisz nic

    a programów do systezy jest wiele ise od xilina , fpga express, leonardo itp. na stronkach o verilogu można się o nich dowiedzieć więcej

    0