Potrzebny mi jest układ cyfrowej pętli sprzężenia fazowego (tzw. ADPLL), którego zadaniem było by zwiększenie częstotliwości sygnału wejściowego z poziomu 1 Hz do poziomu 1 kHz, oczywiście z zachowaniem zerowego (lub stałego w czasie) przesunięcia między sygnałami. Takich układów zastosowanych zostało by kilka, i dla każdego sygnałem wejściowym był by sygnał 1 PPS pochodzący od odbiornika GPS, a wyjściowym sygnał sterujący przetwornikiem A/C. W wyniku tego można by otrzymać synchronicznie próbkowanie przebiegów na dużym obszarze. Krótko mówiąc idea jest taka, że wszystkie przetworniki A/C będą próbkować jakiś tam sygnał wejściowy 1000 razy na sekundę, przy czym próbka o numerze 1 pobrana zostanie dokładnie w momencie wystąpienia narastającego zbocza sygnału 1 PPS, tak samo próbka 1001, 2001 itd.
Wziąłem pod lupę układ 74HC297. W stanie sprzężenia pętli na wyjściu oscylatora cyfrowego otrzymywany jest sygnał o częstotliwości f0*N, gdzie f0 - częstotliwość podstawowa pętli, N - współczynnik określający wielokrotnośc częstotliwości f0 sygnału jakim taktowany jest oscylator oraz jednocześnie moduł licznika znajdującego się w pętli sprzężenia fazowego. Jeżeli dobrze rozumiem, dla f0 = 1 i n = 1.000 na wyjściu oscylatora dostanę sygnał o częstotliwości 1 kHz (1 * 1.000), który będzie moim właściwym sygnałem wyjściowym układu, po podaniu tego sygnału na licznik modulo-1.000 jego częstotliwość zmaleje 1.000-krotnie (do 1 Hz), co umożliwi jego podanie na detektor fazy i porównanie jego fazy z sygnałem wejściowym o takiej samej częstotliwości.
Jeśli tak, to niby wszystko pięknie zgadza się z założeniami projektu. Niestety pomiary muszą być bardzo dokładnie zsynchronizowane - z dokładnością do 1 µs. Czyli jeśli dobrze kombinuję sygnały podawane na detektor fazy w stanie sprzężenia pętli nie powinny różnic się w fazie o więcej niż 1 µs (pomijając już fakt, że sygnały te będą i tak przesunięte o Π gdy jako detektor fazy użyty zostanie przerzutnik JK wyzwalany zboczem). W publikacji Texas Instruments 'Digital Phase Locked Loop Design Using SN54/74LS297' odnalazłem stwierdzenie, że błąd fazy redukowany jest do zera z rozdzielczością 1/2N okresu sygnału za licznikiem modulo-N. Czyli w tym wypadku wynosi on 1/(2*1.000) = 5*10^-4 okresu czyli 5*10^-4 sekundy. A więc gdy według pętli błąd fazowy równy jest zero wynosi on w rzeczywistości ± 500 µs. Żeby dostać akceptowalną wartość rozdzielczości błędu fazowego (tutaj akurat najbliższa to ± 0,5 µs) wartość N musiała by wynosić 1.000.000 a nie 1.000. No i tutaj pojawia się problem bo w takim wypadku na wyjściu oscylatora dostanę sygnał o częstotliwości 1 MHz a nie 1 kHz, coś tak czuję, że po przepuszczeniu tego przez dzielnik częstotliwości przesunięta zostanie także faza sygnału wyjściowego.
Jakieś propozycje ? Może mój tok myślenia jest błędny, a może lepiej zainteresować się innym układem (tutaj zaznaczam, że analogowe lub analogowo-cyfrowe PLL odpadają, musi to byc układ w pełni cyfrowy) ?
Wziąłem pod lupę układ 74HC297. W stanie sprzężenia pętli na wyjściu oscylatora cyfrowego otrzymywany jest sygnał o częstotliwości f0*N, gdzie f0 - częstotliwość podstawowa pętli, N - współczynnik określający wielokrotnośc częstotliwości f0 sygnału jakim taktowany jest oscylator oraz jednocześnie moduł licznika znajdującego się w pętli sprzężenia fazowego. Jeżeli dobrze rozumiem, dla f0 = 1 i n = 1.000 na wyjściu oscylatora dostanę sygnał o częstotliwości 1 kHz (1 * 1.000), który będzie moim właściwym sygnałem wyjściowym układu, po podaniu tego sygnału na licznik modulo-1.000 jego częstotliwość zmaleje 1.000-krotnie (do 1 Hz), co umożliwi jego podanie na detektor fazy i porównanie jego fazy z sygnałem wejściowym o takiej samej częstotliwości.
Jeśli tak, to niby wszystko pięknie zgadza się z założeniami projektu. Niestety pomiary muszą być bardzo dokładnie zsynchronizowane - z dokładnością do 1 µs. Czyli jeśli dobrze kombinuję sygnały podawane na detektor fazy w stanie sprzężenia pętli nie powinny różnic się w fazie o więcej niż 1 µs (pomijając już fakt, że sygnały te będą i tak przesunięte o Π gdy jako detektor fazy użyty zostanie przerzutnik JK wyzwalany zboczem). W publikacji Texas Instruments 'Digital Phase Locked Loop Design Using SN54/74LS297' odnalazłem stwierdzenie, że błąd fazy redukowany jest do zera z rozdzielczością 1/2N okresu sygnału za licznikiem modulo-N. Czyli w tym wypadku wynosi on 1/(2*1.000) = 5*10^-4 okresu czyli 5*10^-4 sekundy. A więc gdy według pętli błąd fazowy równy jest zero wynosi on w rzeczywistości ± 500 µs. Żeby dostać akceptowalną wartość rozdzielczości błędu fazowego (tutaj akurat najbliższa to ± 0,5 µs) wartość N musiała by wynosić 1.000.000 a nie 1.000. No i tutaj pojawia się problem bo w takim wypadku na wyjściu oscylatora dostanę sygnał o częstotliwości 1 MHz a nie 1 kHz, coś tak czuję, że po przepuszczeniu tego przez dzielnik częstotliwości przesunięta zostanie także faza sygnału wyjściowego.
Jakieś propozycje ? Może mój tok myślenia jest błędny, a może lepiej zainteresować się innym układem (tutaj zaznaczam, że analogowe lub analogowo-cyfrowe PLL odpadają, musi to byc układ w pełni cyfrowy) ?