VHDL: Odwrotne przypisanie bitów w STD_LOGIC_VECTOR

Cześć
Mam pytanko a mianowicie zrobiłem sobie buforek 10 bitowy

variable DataBuffer:STD_LOGIC_VECTOR(9 downto 0);

i miałem przypisanie

DATA_OUT<=DataBuffer(7 downto 0);

gdzie DATA_OUT : out STD_LOGIC_VECTOR (7 downto 0)

i zmieniła mi się koncepcja i muszę zrobić tak żeby te 8 bitów było przypisane odwrotnie tzn coś takiego

DATA_OUT<=DataBuffer(0 to 7);

i synteza mi wywala DataBuffer can not be used with range to.
Jako że jestem początkujący w temacie proszę o pomoc. Jak zrobić takie przypisanie bo robienie bit po bicie jest bardzo nieeleganckie.

Pozdrawiam
Michał

Taka uroda VHDLa że bywa marudny w takich sytuacjach. Chyba najładniej będzie wyglądać przypisanie przy pomocy FOR ... GENERATE.

To mój pierwszy post tutaj więc witam wszystkich serdecznie.

Tak jak Pan Szymon pisał, VHDL jest dość restrykcyjny co do zgodności typów, zakresów, itp. Nie widzę potrzeby używania FOR...GENERATE w takiej sytuacji, wystarczy zwykła pętla for
W miejscu gdzie ma nastąpić przypisanie (7 downto 0) do (0 to 7) wystarczy napisać:


Program do syntezy (w moim przypadku XILINX ISE 9.1) stworzył ładny rejestr 8 bitowy, gdzie na wejściu jest (7:0) a na wyjściu (0:7)