Jak połączyć 32-bitowy sygnał z 12-bitowym w Xilinx EDK?

Witam,

Probuje polaczyc ze soba dwa elementy w Xilinx Platform Studio.

Jeden z nich to bridge pomiedzy magistrala opb a wishbone.
Drugi to ipcore z opencores.org sluzacy do wyswietlania obrazu na vga.

Problem na jaki natrafilem to polaczenie sygnalu wb_addr_o wychodzacego z mostka ( 32 bity ) z wbs_addr_i ( sygnał wejściowy do ipcore ) o szerokosci 12-bitow.

Cel jaki musze osiagnac to podlaczenie 12 najmlodszych bitow wb_addr_o z wbs_addr_i. Bezposrednie podpiecie sygnałów w System Assembly View powoduje bład:

ERROR:MDT - INST:vga_enh_top_0 PORT:wbs_adr_i CONNECTOR:opb2wb_0_wb_addr_o -
E:\Projekty\cf2\system.mhs line 331 - 32 bit-width connector assigned to 12
bit-width port

Czy istnieje jakis sposob na okreslenie zakresu szynny danych jaka ma byc przypisana do drugiego portu?

Przejrzalem plik system.mhs ale nie widze tam skladniowej mozliwosci takiego przypisania.

Bede wdzieczny za sugestie.

Pzdr.
Grzegorz

moze podedytuj ten ipcore, dodaj do portu 20 zer i stworz 32bitowy port

Wymyśliłem tymczasowo inna drogę obejścia problemu. Po wygenerowaniu netlisty edytuje plik system.vhd i tam dodaje dodatkowy sygnal 32 bitowy i przypisuje odpowiednio w kodzie sygnał do odpowiednich portow.
( w jednym przypadku caly, a w drugim (11 downto 0).