AVR SPI - Jak wysłać 3 bajty bez przerw w cyklu zegarowym?

Mam problem, potrzebuje wysłać do układu 3 bajty w jednej paczce przez SPI, procesor jest masterem i wysyła dane do układu. Robie to narazie na piechote, jak na ząłączonym kodzie. I właśnie:
Czy jest możliwe by cała sekwencja 3 bajtów miała nie "zakłócony" cykl zegarowy - widac to na zdjęciu, te przerwy ( u góry zegar, na dole dane). Być może układ przyjął by te dane, ale chciałbym żeby to wyglądało ładnie, czy jest wogole taka możliwość? Wiem że jest to spowodowane ładowaniem zmiennej do r16, i kolejną instrukcją ładującą ją do SPDR - są to dwa takty przed fizycznym wysłaniem danych, ale przy dzielniku zegara 4 ta przerwa jakaś nazbyt wyraźna. Czy jedyna rada to większy podział zegara, tak by te dwie instrukcje nie były nazbyt widoczne?


----Chyba odpowiem sobie sam przy fazie zegara zacznającego start od "0" ta przerwa tak się 'wydłuża" i w rzeczywistości wynosi pół cyklu lini SCLK SPI. Bo zegar dla 1 bitu 2 i 3 bajtu "zaczyna się" w połowie tej "przerwy" .



Drugie takie uzupełniające pytanie:
Co by było gdybym miał wysłać np. 19 bitów. Przecież nie mamy informacji który aktualnie bit jest wysuwany w danej chwili, by zastopować transmisje, zmieniając stan lini SS (CS). Jest to wogóle wykonalne ?

Cytat:

Co by było gdybym miał wysłać np. 19 bitów. Przecież nie mamy informacji który aktualnie bit jest wysuwany w danej chwili, by zastopować transmisje zmieniając, stan lini SS (CS). Jest to wogóle wykonalne ?

AVR to 8-bitowiec, więc sprzętowy SPI będzie działał zawsze na 8bitach.
Można to zrobić ale programowo...tylko oczywiście będzie wolniej.
SPI w AVR nie posiada pamieci FIFO (jak np: w niektórych ARM) więc nigdy nie osiągnie się "płynności" wysyłania.

Możesz "cyklować" wysyłanie do SPI, znając częstotliwość pracy portu wyliczysz ile cykli potrzeba na wysłanie jednego bajta. Po 9 (!) impulsach zegarowych wysyłasz znowu do SPI kolejny bajt. Niestety pauza jednego cyklu SPI musi zostać, próba wpisania zaraz po ósmym zaskutkuje zgłoszeniem kolizji.

CLK w SPI może mieć dowolne czasy więc przerwy pomiędzy i w trakcie wysyłania bajtu są bez znaczenia, istotne są zbocza i stan linii danych w tych momentach.
SPI jest dlatego praktyczne bo może być przerywana transmisja innymi zdarzeniami. To że nie wygląda to "ładnie" to nie ma znaczenia.
19 bitów być może można wysyłać sprzętowym SPI jako 24 bity i układ Slave zignoruje ostatnie 5 bitów, to jest do sprawdzenia w dokumentacji i na żywo.
Pzdr. N.

tak doczytałem to rzeczywiście, że odbiornik slave zignoruje nadmiarowe dane. Jak powinna wyglądać konfiguracja fazy zegara tzn pierwszy 'pół cykl" od zera czy od jedynki dla takiego diagramu, wg mnie to diagram rózni się od opisu :

"The transceiver is programmed by the 3-wire bus
(CLOCK, DATA and ENABLE).
After setting enable signal to low condition, on the rising
edge of the clock signal, the data is transferred bit by bit
into the shift register, starting with the MSB-bit."

że przy narastającym zboczu zegara jest ustawiany kolejny bit słowa. a na diagramie czasowym DATA jest ustawiona na jedynke już przed startem narostu zbocza zegara do wysokiego poziomu.

Ustawić zegar zaczynający się ( pierwsza połowa cyklu) od zera czy od jedynki?

Ten opis sie zgadza ale jest trochę nieczytelny, kolejność jest taka:
enable H->L to jest start transmisji
data musi byc ustawiona przed narastającym zboczem clk
clk L->H wpisuje wartość bitu do rejestru
clk H->L przesuwa rejestr dla następnego bitu i następnie zmienia się data (to może trwać dowolnie długo byle zdążyć przed następnym impulsem clk)
itd.
Na koniec enable L->H
Zegar musi być od zera czyli SPI mode=00
SPI jest sterowane zboczami co jest bardzo wygodne bo czasy bitów nie mają znaczenia.
Poszukaj not aplikacyjnych Atmela, jest kilka na różne okazje.
Pzdr. N.