Realizacja układu PWM o dużej rozdzielczości na układzie GAL - czy to możliwe?

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

--------------------------------------------------------------------------------
entity pwm is
    Port ( 
           clock : in std_logic;     -- zegar wyznaczajacy czestotliwosc PWM, n.p. dla 16MHz PWM bedzie 250kHz. 
           res : in std_logic;       -- kasuje liczniki i wyjscie pwm_out
           change1 : in std_logic;    -- rosnace zbocze zmienia wartosc licznika pwm_reg
           dir1 : in std_logic;       -- jesli = 0 to pwm_reg++, jesli = 1 to pwm_reg-- 
           pwm_out1 : out std_logic; -- wyjscie PWM
           change2 : in std_logic;    -- rosnace zbocze zmienia wartosc licznika pwm_reg
           dir2 : in std_logic;       -- jesli = 0 to pwm_reg++, jesli = 1 to pwm_reg-- 
           pwm_out2 : out std_logic); -- wyjscie PWM
end pwm;
--------------------------------------------------------------------------------
architecture arch_pwm of pwm is
  signal pwm_cntr: std_logic_vector(5 downto 0);
  signal pwm_reg1: std_logic_vector(5 downto 0);
  signal pwm_reg2: std_logic_vector(5 downto 0);
begin
  pwm_cntr_proc: process (clock,res)
  begin
    if res='1' then
      pwm_cntr<="000000";
    elsif rising_edge (clock) then
      pwm_cntr<=pwm_cntr + 1;
    end if;
  end process pwm_cntr_proc;
--------------------------------------------------------------------------------
  pwm1_proc: process (change1, res) 
  begin
    if res='1' then 
      pwm_reg1<="000000";
    elsif rising_edge (change1) then
      if dir1='1' then  
        pwm_reg1<=pwm_reg1 + 1;
      else
        pwm_reg1<=pwm_reg1 - 1;
      end if;
    end if;
  end process pwm1_proc;
------------------------------------
  pwm1_out_proc: process (clock,res)
  begin
    if res='1' then
      pwm_out1<='0';
    elsif rising_edge (clock) then
      if (pwm_cntr > pwm_reg1) then
        pwm_out1<='1';
      else
        pwm_out1<='0';
      end if;
    end if;
  end process pwm1_out_proc;
--------------------------------------------------------------------------------
  pwm2_proc: process (change2, res) 
  begin
    if res='1' then 
      pwm_reg2<="000000";
    elsif rising_edge (change2) then
      if dir2='1' then  
        pwm_reg2<=pwm_reg2 + 1;
      else
        pwm_reg2<=pwm_reg2 - 1;
      end if;
    end if;
  end process pwm2_proc;
------------------------------------
  pwm2_out_proc: process (clock,res)
  begin
    if res='1' then
      pwm_out2<='0';
    elsif rising_edge (clock) then
      if (pwm_cntr > pwm_reg2) then
        pwm_out2<='1';
      else
        pwm_out2<='0';
      end if;
    end if;
  end process pwm2_out_proc;
end arch_pwm;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
-------------------------------------------------------------------------------
entity debounce is
    Port ( db_clk     : in std_logic;     -- a 10 ms debounce clock
           db_res     : in std_logic;     -- 
           db_key_in  : in std_logic;     -- raw ( bouncing ) key input ; a key is active LO
           db_key_out : out std_logic);   -- debounced key out (pulsed ____------------_______  )
end debounce;
-------------
architecture debounce_arch of debounce is
  signal k00: std_logic;
  signal k01: std_logic;
  signal k02: std_logic;
begin
  debounce_proc: process (db_clk,db_res)
  begin
    if db_res='0' then
      k00<='0';
      k01<='0';
      k02<='0';
    elsif rising_edge (db_clk) then
      k02<=k01;
      k01<=k00;
      k00<=not db_key_in;
    end if;
  end process debounce_proc;
  db_key_out<=k00 and k01 and k02;
end debounce_arch;
-- ===============================================================================
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

--------------------------------------------------------------------------------
entity pwm is
    Port ( pwm_cntr : in std_logic_vector ( 5 downto 0 );
           pwm_clk : in std_logic;       -- zegar PWM, n.p. dla 16MHz PWM bedzie 250kHz. 
           pwm_res : in std_logic;       -- kasuje liczniki i wyjscie pwm_out
--           pwm_db_change : in std_logic;    -- rosnace zbocze zmienia wartosc licznika pwm_reg
           pwm_change : in std_logic;    -- klawisz change
--           pwm_db_dir : in std_logic;       -- jesli = 0 to pwm_reg++, jesli = 1 to pwm_reg-
           pwm_dir : in std_logic;       -- klawisz dir
           pwm_cntr17 : in std_logic;       -- zergar 10ms 
           pwm_out : out std_logic);     -- wyjscie PWM
end pwm;
--------
architecture arch_pwm of pwm is
	COMPONENT debounce
	PORT(
		db_clk : IN std_logic;
		db_res : IN std_logic;
		db_key_in : IN std_logic;          
		db_key_out : OUT std_logic
		);
	END COMPONENT;
-----------------
  signal pwm_reg: std_logic_vector(5 downto 0);
  signal pwm_db_change : std_logic;
  signal pwm_db_dir : std_logic;
begin
	Inst_debounce1: debounce PORT MAP(
		db_clk => pwm_cntr17,
		db_res => pwm_res,
		db_key_in => pwm_change,
		db_key_out => pwm_db_change
	);
	Inst_debounce2: debounce PORT MAP(
		db_clk => pwm_cntr17,
		db_res => pwm_res,
		db_key_in => pwm_dir,
		db_key_out => pwm_db_dir
	);

  pwm_proc: process (pwm_db_change, pwm_res) 
  begin
    if pwm_res='0' then 
      pwm_reg<="000000";
    elsif rising_edge (pwm_db_change) then
      if pwm_db_dir='1' then
        if pwm_reg /= 63 then  
          pwm_reg<=pwm_reg + 1;
        else
          pwm_reg<=pwm_reg;
        end if;
      elsif pwm_reg /= 0 then
        pwm_reg<=pwm_reg - 1;
      else
        pwm_reg<=pwm_reg;
      end if;
    end if;
  end process pwm_proc;
-----------------------
  pwm_out_proc: process (pwm_clk,pwm_res)
  begin
    if pwm_res='0' then
      pwm_out<='0';
    elsif rising_edge (pwm_clk) then
      if (pwm_cntr > pwm_reg) then
        pwm_out<='1';
      else
        pwm_out<='0';
      end if;
    end if;
  end process pwm_out_proc;
end arch_pwm;
-- ===============================================================================
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

--------------------------------------------------------------------------------
entity multipwm is
    Port ( 
           clock : in std_logic;     -- glowny zegar PWM, n.p. dla 16MHz PWM bedzie 250kHz. 
           reset : in std_logic;     -- kasuje liczniki i wyjscia pwm_out
           change1 : in std_logic;   -- rosnace zbocze zmienia wartosc licznika pwm_reg
           dir1 : in std_logic;      -- jesli = 0 to pwm_reg++, jesli = 1 to pwm_reg-- 
           out1 : out std_logic;     -- wyjscie PWM
           change2 : in std_logic;   -- rosnace zbocze zmienia wartosc licznika pwm_reg
           dir2 : in std_logic;      -- jesli = 0 to pwm_reg++, jesli = 1 to pwm_reg-- 
           out2 : out std_logic;     -- wyjscie PWM
           change3 : in std_logic;   -- rosnace zbocze zmienia wartosc licznika pwm_reg
           dir3 : in std_logic;      -- jesli = 0 to pwm_reg++, jesli = 1 to pwm_reg-- 
           out3 : out std_logic);     -- wyjscie PWM
end multipwm ;
--------------
architecture arch_multipwm of multipwm is
  component pwm 
  port(  
           pwm_cntr : in std_logic_vector ( 5 downto 0 );
           pwm_clk : in std_logic;     -- zegar PWM, n.p. dla 16MHz PWM bedzie 250kHz. 
           pwm_res : in std_logic;       -- kasuje liczniki i wyjscie pwm_out
           pwm_change : in std_logic;    -- rosnace zbocze zmienia wartosc licznika pwm_reg
           pwm_dir : in std_logic;       -- jesli = 0 to pwm_reg++, jesli = 1 to pwm_reg-- 
           pwm_cntr17 : in std_logic;       -- zegar 10ms 
           pwm_out : out std_logic); -- wyjscie PWM
  end component;                    
  signal counter : std_logic_vector(17 downto 0);
begin                                    -- one counter for all PWMs
  counter_proc: process (clock,reset)
  begin
    if reset='0' then
      counter<="000000000000000000";
    elsif rising_edge (clock) then
      counter<=counter + 1;
    end if;
  end process counter_proc;
--------------------------------------------------------------------------------
	Inst_pwm1: pwm PORT MAP(
		pwm_cntr => counter(5 downto 0),
		pwm_clk => clock,
		pwm_res => reset,
		pwm_change => change1,
		pwm_dir => dir1,
      pwm_cntr17 => counter(17),
		pwm_out => out1);
------------------------------------
	Inst_pwm2: pwm PORT MAP(
		pwm_cntr => counter(5 downto 0),
		pwm_clk => clock,
		pwm_res => reset,
		pwm_change => change2,
		pwm_dir => dir2,
      pwm_cntr17 => counter(17),
		pwm_out => out2);
------------------------------------
	Inst_pwm3: pwm PORT MAP(
		pwm_cntr => counter(5 downto 0),
		pwm_clk => clock,
		pwm_res => reset,
		pwm_change => change3,
		pwm_dir => dir3,
      pwm_cntr17 => counter(17),
		pwm_out => out3);
------------------------------------
end arch_multipwm;