Spartan 3 - Proces napędzany zboczem narastającym i opadającym jednocześnie.

Witam serdecznie,
Potrzebuję napędzić proces zboczem narastającym i opadającym sygnału zegarowego. Jednak próbowałem kilka metod i otrzymuje błąd ERROR:Xst:797 - "C:/VHDL/clock_edge_test/clock_edge_test.vhd" line 67: unsupported Clock statement.
1 sopsób którego próbowałem

2 sposób którego próbowałem

Podobno istnieje jakiś inny sposób czy ktoś go może zna?
Dziękuję za pomoc!
Krzysztof

Witam,

Wg mnie poprawnym rozwiązaniem jest wykorzystanie modułu DCM do wygenerowania sygnału zegarowego x2 i dopiero tego zegara do sterowania procesem.

Z układów Xilinxa tylko układy CoolRunner-II miały przerzutniki mogące pracować na obydwu zboczach.


Pozdrawiam
JarekC

Witam serdecznie,
Dziękuję za odpowiedź. Spróbuje przerobić program na dwa osobne procesy. Jeden sterowany zboczem narastający drugi zboczem opadającym. Niestety może się to okazać niemożliwe i będę musiał obrać metodę 2x clk (2x 100MHz). Niemniej jednak trochę mnie to martwi ponieważ docelowo miał ten program spocząć w CPLD Max II Altery (stosunkowo niska cena układów w porównaniu z CoolRunner-2). Tutaj pojawia się problem z zegarem zewnętrznym 200MHz. Większość (jeśli nie wszystkie?) CPLD nie mają wewnętrznej PLL.
Pozdrawiam
Krzysztof

napisz co chcesz zrobic, czemu potrzebujesz obu zboczy zegara,
moze da sie cos zrobic;
jakis interface do DDR ?

j.

Witam,
Generalnie walczę z obsługą pamięci SRAM 10ns (karta katalogowa w załączniku). Mamy przebieg dla odczytu jak na poniższym rysunku:

Czas tAA wynosi 10 ns. Przy taktowaniu 100MHz dane mogą być już wystawione ale nie koniecznie. Więc chciałbym odczytać je na zbocze opadające 5ns później, mając pewność, że one na pewno tam już będą.
Dziękuję i pozdrawiam
KG

Nie prościej byłoby zrobić jakiś prosty licznik, odmierzyć ten czas kilku ns i wtedy odczytać te dane?

[code]

wydaje mi sie, ze z 'rysunku' wynika, iz zadne sztuczki ze zboczami, opoznieniami
nie sa potrzebne;
od gory: zegar, adres, dane;

J.

Zobacz jak to tutaj zostało zrobione: http://codehackcreate.com/archives/444

Wykorzystanie automatu stanów + wykorzystanie opóźnień.

Dziękuję za zainteresowanie!
@DeDua Jeśli chodzi o licznik to nie wiem czy dobrze interpretuje to rozwiązanie. Taki licznik musi być czymś taktowany. Zegar takiego licznika (coś musi napędzać maszynę stanów) powinien być większy niż zegar który jest używany (100MHz) bo inaczej nie uzyskam większej rozdzielczości zegara niż 10ns. Generalnie dziękuję za bardzo ciekawy link do obsługi SDRAM'u - jak uda mi się poradzić z SRAM'em to kolejny etap będzie właśnie SDRAM.

@J.A Płytka z pamięcią jest robiona domowym sposobem i ścieżki nie mają jednakowej długości. Myślę, że to może generować opóźnienia rzędu 0.5-1 ns co powoduje że nie trafiam zboczem w wystawione dane.

Vatras napisał:

@J.A Płytka z pamięcią jest robiona domowym sposobem i ścieżki nie mają jednakowej długości. Myślę, że to może generować opóźnienia rzędu 0.5-1 ns co powoduje że nie trafiam zboczem w wystawione dane.

sprawdziles, czy myslisz?
zrodlem zegara dla sram jest fpga, ktora przyjmuje dane?

z rysunku wynika, ze 'Output hold from address change, tOH' to minimum 3ns,
niech adres podrozuje z fpga/cpld do pamieci: 0.5ns, dane z pamieci po zmianie
adresu pojawiaja sie po powiedzmy 2ns i docieraja do fpga po 0.5ns,
powinienes miec
0.5 + adres podrozuje do sram
2 + reakcja sram
0.5 + dane z sram do fpga
3 (tOH)
=
6ns zapasu;

chyba, ze cos zle zrozumialem

j.