Jak napisać program VHDL dla 6-ściennej kostki z wyświetlaczem i LED?

Question

Musze napisac program w VHDL-u symulujacy 6 cyfrowa kostke do gry. Liczby maja generowac sie za pomoca zegara, po nacisnieciu przycisku liczba ma wyswietlic sie na wyswietlaczu alfanumerycznym. Proces losowania tazke musi byc widoczny na wyswietlaczu. Kostke juz fizycznie zbudowalem tylko mam...

strdaniel · Answer

program który napisałeś jest lekko mówiąc bez sensu
bo syntezator nie wie co ma zrobić jak wykonać taką pętle w sprzęcie

musisz napisać process z listą czułości, taktowany zegarem (jego zboczem) poszukaj przykłądów w literaturze
taki proces będzie zmieniał pętle przy każdym takcie zegara jeśli bedzie spełniony twój warunek
i taki układ syntezator już łyknie

pozdrawiam

ps. szukaj procesów albo zobacz sobie jakiekolwiek przykłądy
www.opencores.com

bis · Answer

Możesz to zrobić tak:
na całość składają się cztery (niezależne) procesy. 1) kluczowanie zegara (sygnału który napedza całą zabawkę) przyciskiem. Jeżeli przycisk jest wcisnięty to zatrzymujesz zegar. 2) licznik trzy bitowy przyjmujacy tylko sześć stanów zliczający ten kluczowany sygnał zegarowy. 3) dekoder stanu licznika na kod 7'mio segmentowego wyswietlacza. 4) dekoder stanu licznika na kod kropek na ledach. Całośc działa tak, że jezeli przycisk jest puszczony to zegar napędza licznik a wyjście z licznika napędza, poprzez dekodery ledy i wyswietlacz (więc widać mrugajace zmiany, z częsotliwością zegara. Jeżeli przycisk zostanie nacisnięty, to zegar sie zatrzymuje, licznik stoi na aktualnym wskazaniu, wyswietlacz i ledy pokazują jego aktualny stan. To jest tylko jedna z możliwości wykonania. Można zmienić proces (2) na rejestr przesówny o 6 bitach długości z "krążącą jedynką" i dopowiednio zmienić dekodery (3) i (4). Albo można rozbudować wstawiając w proces (2) jakiś generator pseudolosowy (poszukaj pod hasłem LFSR).
Wygodniej będzie tobie opisać osobno wektor ledów wyświetlacza, wektor ledów kropek, wejście przycisku i wejście jakiegoś sygnału zegarowego(do napędznia całości)(chyba go brakuje w projekcie)

strdaniel · Answer

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity kost is Port ( clk : in std_logic; ledy : out std_logic_vector(14 downto 0); w: in std_logic_vector(1 downto 0)); end kost; architecture Behavioral of kost is signal ledy_q : std_logic_vector(14 downto 0); begin process (clk) begin if clk'event and clk = '1' then if (w = '0') case ledy_q is when 011000000001000 => ledy_q ledy_q ledy_q ledy_q ledy_q ledy_q

frites · Answer

Dzieki za podpowiedzi!. Na pewno wezme je sobie do serca

.... i do glowy!.
To dopiero moje poczatki z vhdl-em. Nie umiem sie jeszcze przestawic z C na sposob programowania w vhdl..Usilnie nad tym pracuje.
Pozdrawiam i zycze szczesliwego nowego roku!

Dodano po 47 [minuty]:

Jak na razie przetstowalem program strdaniela i troche w nim bledow. Postaram sie z nimi uporac i dam znac za kilka dni..

strdaniel · Answer

no niestety żeby dobrze projektowac w vhdlu nie można wzorowac się na c bo to zupełnie co innego ... lepiej przestawiac się z projektowania systemów cyfrowych oraz z ich budowy, jeśli tego się nie opanuje to vhdla też pewnie nie

frites · Answer

Sprobowalem zmienic swoj program. Zastosowalem licznik pierscieniowy i zmienilem deodery. Zrezygnowalem z wyswietlacza siedmiosegmentowego. Beda tylko kropki. W Zwolinskim znalazlem program symulujacy Licznik Johnsona i przerobilem go na pierscieniowy. Skorzytsalem z waszycvh podpowiedzi. Jednak nadal nie potrafie poprawnie napisac programu.
Nie mam pojecia. Jak uzaleznic Dekoder od Licznika, a te od zegara. Nie wiem jak polaczyc ze sopba processy.....:/.
Jezeli ktos wie jakie bledy popelnilem to bardzo prosze o pomoc......
Z gory dzieki.
Oto moj program:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use ieee.numeric_std.all;

entity abba is
generic (n: natural :=6);
Port ( clk : inout std_ulogic;
reset : in std_ulogic;
count : out std_ulogic_vector(n-1 downto 0);
w : in std_logic;
ledy: out std_logic_vector( n downto 0) );
end abba;
architecture Behavioral of abba is
signal ledy_a: std_logic_vector( n downto 0);
begin
p0: process(clk, reset) is
variable reg: std_ulogic_vector(n-1 downto 0);
begin
if reset='1' then
reg :=( others => '0');
elsif rising_edge(clk) then
if (w='0') then
reg := reg(0) & reg(n-1 downto 0);
case ledy_a is
when "100000" => ledy_a <= "0001000";
when "010000" => ledy_a <= "0100010";
when "001000" => ledy_a <="0111001";
when "000100" => ledy_a <="1010101";
when "000010" => ledy_a <="1011101";
when "000001" => ledy_a <="1110111";

count <= reg;
end case;
end if;
end if;
end process p0;

p1: process(clk) is
begin
if clk'event and clk='1' then
ledy <= ledy_a;
end if;
end process p1;
end Behavioral;

strdaniel · Answer

architecture Behavioral of abba is signal ledy_a: std_logic_vector( n downto 0); begin p0: process(clk, reset) is variable reg: std_ulogic_vector(n-1 downto 0); begin if reset='1' then reg :=( others => '0'); --- czemu reg a potem ledy_a elsif rising_edge(clk) then --- czemu nie clk'event and clk='0' if (w='0') then reg := reg(0) & reg(n-1 downto 0); case ledy_a is when 100000 => ledy_a ledy_a ledy_a ledy_a ledy_a ledy_a

bis · Answer

Może tak, Kod: text Rozwiń Zaznacz wszystko Kopiuj do schowka entity abba is  Port (     clk : inout std_ulogic;     reset : in std_ulogic;     w : in std_logic;    ---- gdy w jest '1' to zliczanie, w=0 zatrzymuje    ledy: out std_logic_vector( 6 downto 0);   -- sterowanie kropkami    ledyseg: out std_logic_vector( 7 downto 0) -- sterownie segmentami wyświetlacza   );  end abba;  architecture Behavioral of abba is     signal licznik : std_logic_vector( 2 downto 0);    signal cntclk : std_logic; begin -- sterowanie zegarem  cntclk

frites · Answer

Do strdaniel:
przy case( 26 linijka) pojawia sie sie blad:
ERROR:HDLParsers:839 - F:/xilinx_webpack/bin/abba/abba.vhd Line 26. Selector (Signal 'ledy_a' of type std_logic_vector) is a
n unconstrained array.

Do Bis:
Pojawily sie 3 bledy. 2 drobne: nie dales end if ; i end process; na koncu.
3 blad( moze tez drobny

) W linijce 25 przy cntlk:
ERROR:HDLParsers:826 - F:\xilinx_webpack\bin\abba/abba.vhd Line 25. When condition and is not of type boolean.

bis · Answer

Sorki, to raczej zapisać tak Kod: text Rozwiń Zaznacz wszystko Kopiuj do schowka -- sterowanie zegarem   cntclk

griva · Answer

Kod: text Rozwiń Zaznacz wszystko Kopiuj do schowka -- sterowanie zegarem  cntclk

zlotawyy · Answer

a co byscie powiedzili o tym? jestem swiezy w VHDL i opinie beda dla mnie cenne. entity ise3 is Port ( clock: in STD_LOGIC; przycisk : in STD_LOGIC; y: out std_logic_vector (0 to 2)); end ise3; architecture Behavioral of ise3 is type MyType is (S1,S2,S3,S4,S5,S6); signal aktualny, nastepny: MyType; begin process(clock) begin if (clock'event and clock = '1') then aktualny --wcisniety case aktualny is when S1 => y

griva · Answer

zapis y

zlotawyy · Answer

Do tego jak dla mnie to ten przycisk powinien enablowac przypis: if przycisk = '0' then aktualny

griva · Answer

1. Ten przycisk nie stworzy dodatkwej logiki w moim procesie, to bedzie set na przerzytnikach. Dodawanie linii typu cos

Jak napisać program VHDL dla 6-ściennej kostki z wyświetlaczem i LED?

Post #1

Post #2

Post #3

Post #4

Post #5

Post #6

Post #7

Post #8

Post #9

Post #10

Post #11

Post #12

Post #13

Post #14

Post #15

Post #16

Podsumowanie tematu