Witam, dotarłem do etapu pracy, w której przeprowadziłem analizę czasową. Niestety jak to zwykle bywa układ nie działa tak jak powinien. Ustawiłem ograniczenie globalne dla linii zegarowej, po wielu zmianach układ udało mi się tak dopasować aby ISE nie zwracało błędu 'time constrain validation'. W moim mniemaniu oznacza to, że opóźnienie na wszystkich ścieżkach pomiędzy elementami synchronicznymi jest nie większe niż długość jednego cyklu zegarowego, co powinno skutkować tym że układ dział tak jak chcę, no ale z jakiegoś powodu tak się nie dzieje.
Układ projektowałem tak, że nie zawiera żadnych resetów asynchronicznych. Niestety nie wiem co może być powodem błędów podczas symulacji post-place-and-route, a analiza tysięcy sygnałów które pojawiły się w opisie jest chyba niemożliwa, przynajmniej ja nie wiem jak się w tym połapać.
Może macie jakieś sugestie co może powodować te różnice, albo na co warto zwrócić uwagę.
Zastanawiałem się jeszcze nad tym, że wg mnie błędy mogą powstawać tylko sytuacje w których sygnał zegarowy dociera do dwóch rejestrów w różnym czasie. Może dodanie DCMa coś zmieni, wiem że te komponenty jakoś tam polepszają zegar.
I na koniec jeszcze jedno pytane. Wydaje mi się, że syntezer powinien rozpoznać linię zegarową (a jest tylko jeden zegar) i umieścić ten sygnał w liniach dydykowanych , a może się myle.
A i jeszcze jedno, niestety nie mogę wgrać układu na matryce, bo jest to tylko komponent systemu i nie jest samodzielny, a ponieważ muszę udowodnić że to co napisałem działa, chciałem przeprowadzić symulację czasową.
Układ projektowałem tak, że nie zawiera żadnych resetów asynchronicznych. Niestety nie wiem co może być powodem błędów podczas symulacji post-place-and-route, a analiza tysięcy sygnałów które pojawiły się w opisie jest chyba niemożliwa, przynajmniej ja nie wiem jak się w tym połapać.
Może macie jakieś sugestie co może powodować te różnice, albo na co warto zwrócić uwagę.
Zastanawiałem się jeszcze nad tym, że wg mnie błędy mogą powstawać tylko sytuacje w których sygnał zegarowy dociera do dwóch rejestrów w różnym czasie. Może dodanie DCMa coś zmieni, wiem że te komponenty jakoś tam polepszają zegar.
I na koniec jeszcze jedno pytane. Wydaje mi się, że syntezer powinien rozpoznać linię zegarową (a jest tylko jeden zegar) i umieścić ten sygnał w liniach dydykowanych , a może się myle.
A i jeszcze jedno, niestety nie mogę wgrać układu na matryce, bo jest to tylko komponent systemu i nie jest samodzielny, a ponieważ muszę udowodnić że to co napisałem działa, chciałem przeprowadzić symulację czasową.
, tzn. uznałem ze opisywanie to co nie działa jest nieistotne, po prostu układ przetwarza ale nie tak jak powinien, pojawiają się błędne dane, których nie powinno być, inaczej mówiąc zmienia się funkcjonalność.
