Witam!
Mam problem z podglądem zawartości pamięci podczas symulacji w Modelsimie.
Kod pamięci wygląda następująco:
Jako porty zadeklarowane są wejścia danych, adresowe, wyjście danych, sygnał WE i zegar. Jeśli symuluję w Modelsimie samą pamięć, podgląd jej zawartości (przez opcję menu View->Debug windows->Memory) jest dostępny. Po umieszczeniu pamięci w większym projekcie jako jednego z sygnałów (deklaracja i proces obsługi są identyczne), podgląd pamięci podczas symulacji w Modelsimie nie jest dostępny - okienko pokazujące spis sygnałów reprezentujących pamięci jest puste. Nie widać nic w symulacji behawioralnej ani post place and route. ISE podczas syntezy poprawnie rozpoznaje pamięć jako distributed dual port RAM. Używałem już kiedyś opcji podglądu, ale RAM w projekcie był zespołem (macierzą) rejestrów - bez problemu dało się podejrzeć ich zawartość jako pamięci, także po dołączeniu do całego projektu. Mógłby ktoś powiedzieć co robię nie tak? Wgląd do pamięci bardzo mi się przyda przy debugowaniu.
Mam problem z podglądem zawartości pamięci podczas symulacji w Modelsimie.
Kod pamięci wygląda następująco:
type ram_type is array (0 to 15) of std_logic_vector(15 downto 0);
signal RAM : ram_type:=( X"0064", X"0064", X"0064", X"0060", X"1064", X"0064", X"0064", X"0064",
X"0064", X"0064", X"0064", X"0064", X"0000", X"0000", X"0000", X"FFFF");
ram_handler : process (clk)
begin
if (clk'event and clk = '1') then
if (WE = '1') then
RAM(conv_integer(wr_addr)) <= data_in;
end if;
data_out <= RAM(conv_integer(read_addr));
end if;
end process ram_handler;
Jako porty zadeklarowane są wejścia danych, adresowe, wyjście danych, sygnał WE i zegar. Jeśli symuluję w Modelsimie samą pamięć, podgląd jej zawartości (przez opcję menu View->Debug windows->Memory) jest dostępny. Po umieszczeniu pamięci w większym projekcie jako jednego z sygnałów (deklaracja i proces obsługi są identyczne), podgląd pamięci podczas symulacji w Modelsimie nie jest dostępny - okienko pokazujące spis sygnałów reprezentujących pamięci jest puste. Nie widać nic w symulacji behawioralnej ani post place and route. ISE podczas syntezy poprawnie rozpoznaje pamięć jako distributed dual port RAM. Używałem już kiedyś opcji podglądu, ale RAM w projekcie był zespołem (macierzą) rejestrów - bez problemu dało się podejrzeć ich zawartość jako pamięci, także po dołączeniu do całego projektu. Mógłby ktoś powiedzieć co robię nie tak? Wgląd do pamięci bardzo mi się przyda przy debugowaniu.
