Uzywanie zmiennych i malejaca czestotliwosc maksymalna

zlootawy napisał:

W moim projekcie mam automat stanow. Automat w ostatnim stanie ma trwac tyle taktow,
ile uzytkownik zapisze w constants. Przynajmniej tak to rozwiazalem. Czy jedynym sposobem
jest zastosowanie zmiennej i zliczanie taktow zegara?

zlootawy napisał:

licznik := licznik + 1;
Z tym zapisem: Max freq 133.672MHz
Bez tego zapisu: Max freq 30 MHz

Cytat:

Co oznacza "Found area constraint ratio of 100 (+ 5) on block"?

Cytat:

Interesujacy mnie kod znajduje sie w pliku kontroler.vhd.

mariusz102102 napisał:

Cytat:

Interesujacy mnie kod znajduje sie w pliku kontroler.vhd.

A ja w tych rar-ach nie znalazlem plik kontroler.vhd......
Moze go pokazesz?

Pozdrawiam
Mariusz

Cytat:

Unlike signals, variables have neither history nor future, because according to its definition, each variable has only current value. No checking for the last event, time elapsed since the last event, previous value, etc. can be performed on variables.

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity counter is
	port (
		CLK : in std_logic;
		SET : in std_logic;
		Q : out std_logic_vector(3 downto 0)
	);
end entity;

architecture counter_arch of counter is
	signal TEMP_Q : std_logic_vector(3 downto 0);
begin

	process(CLK)
	begin
		if rising_edge(CLK) then
			if SET = '1' then
				TEMP_Q <= (others => '1');
			else
				TEMP_Q <= TEMP_Q + 1;
			end if;
		end if;
	end process;
	Q <= TEMP_Q;
end architecture;

mariusz102102 napisał:

Unlike signals, variables have neither history nor future, because according to its definition, each variable has only current value. No checking for the last event, time elapsed since the last event, previous value, etc. can be performed on variables.

pndemon napisał:

Idąc dalej:

3. jak tworze tego rodzaju rejestry to zazwyczaj (jeśli stanowią coś więcej niż opóźnianie sygnału o 1 cykl) dodaje im linie rst, enable, ew. load jeśli jest potrzebny, do każdego elementu pamięciowego osobno. Dopiero wtedy poprzez automat stanu steruje działaniem każdego rejestru, poprzez sygnały rst, en i load. Wprowadza to dodatkowe pisanie, ale uwierz mi znacznie poprawia działanie - przyspiesza analizę, oraz gwarantuje że powstanie z tego coś co chciałeś. Jeśli powstaje jakiś nadmiar, w postaci dublujących się sygnałów - nie martw się tym, ISE automatycznie podczas optymalizacji scali je jeśli uzna że tak można.

pndemon napisał:

Kod: text Rozwiń Zaznacz wszystko Kopiuj do schowka

 	if REG_STROBE_N = '0' and REG_LAST_STROBE_N = '1' then 
			
		FOR a IN 0 TO WORDS_NUMBER_TO_WRITE - 1 LOOP
								
			FOR i IN 0 TO MAX_ADC_WITHIN_WORD - 1 LOOP
										
							
				IF licznik < ADC_NUMBER THEN
					REG_ADC(a)(i*(DATA_SIZE_OF_ADC)+DATA_SIZE_OF_ADC-1 downto i*(DATA_SIZE_OF_ADC)) <= P_I_ADC(licznik);
					licznik := licznik + 1; 
				END IF;
			END LOOP;
									
		END LOOP;
	end if;
  END IF;
  
 end process ;

3. stosujesz asynchroniczny reset - jak nie musisz to unikaj go jak ognia

Cytat:

6. jak przebudujesz licznik to nie będziesz musiał stosować operatora '<', co tworzy rozbudowaną logikę, po prostu muszą być sprawdzane wszystkie warunki równości w danym zakresie

Cytat:

8. na koniec te dwie pętle, przyznam że wprawiają mnie one trochę w zawrót głowy, pamiętaj że stosowanie pętli to bardzo niebezpieczna zabawa

when bleble =>
  counter_rst <= '1';
  next_state <= count;
when count =>
  counter_rst <= '0';
  if count_stop = '1' then
    next_state <= dalej;
  else
    next_state <= count;
  end if;
when dalej =>
...

if rising_edge(clk) then
  if counter_rst = '1' then
    counter<= (others <= '1');
  else
    counter <= counter - 1;
  end if;
end if;

count_stop <= '1' when counter = "00000" else '0';

Cytat:

ciekawe uwagi. mniej wiecej zaczynam to widziec, ale diabel tkwi w szczgolach. tzn. jakbys mogl mniej wiecej opisowo cos wiecej powiedziec. Chodzi o to, zeby nie dawac np. do pierwszego elementu tablicy po prostu przypisania wartosci, tylko obudowac to w komponent, z enabled, load?

Cytat:

hmmm... spotykalem sie z opiniami aby unikac asynchronicznych sygnalow, ale reseta raczej pozwalano mi zostawic

Cytat:

chodzi o porownanie '<' z odu powyzej? Chodzi o to, ze licznik bedzie uruchomiony tylko dla spelnionego warunku, wiec nie bedzie potrzeby go tutaj sprawdzac?

Cytat:

w petlach chodzi o to, aby nadchodzace dane N-bitowe, porozdzielac na M-bitowe slowa, np. nadchodza dane 14-bitowe, chce je zapisac w slowach 36 bitowych. Zapisuje wiec do rejetru 2 razy po 14 czyli 28 bitow i do 36 dobijam zerami.

Cytat:

hmmm... spotykalem sie z opiniami aby unikac asynchronicznych
sygnalow, ale reseta raczej pozwalano mi zostawic

Cytat:

hmm.. jakoś mi się to nie widzi, spróbuj sobie odpowiedzieć na pytanie jak ty byś to zrobił gdybyś był programem do syntezy, nie bardzo też wiem po co takie coś nie można tego np. zostawić w 2 oddzielnych pamięciach a dane łączyć dopiero na wyjściu:
RAM_ALL <= RAM_1 & RAM_2;

zlootawy napisał:

Chodzi o to,/.../, tzn. zarowno rozmiar jak i ilosc "komorek" ustala uzytkownik

zlootawy napisał:

Uklad ma za zadanie upakowac jak najwiecej czternastek w np. trzydziestki i te trzydziestki
wystawic na zewnatrz.

pndemon napisał:

Wydaje mi się jednak, że jak rozpaćkasz tą pamięć na słowa o dowolnej długości,
to i tak dostaniesz ff, z tej racji że na matrycach pamięć (tzw. distribiuted RAM w Xilinxie) jest
uzyskiwana z bloków logicznych, które mogą służyć jako RAM 16x1, ale to tylko taki mój domysł.

Cytat:

mozna takie sprzezenie zwrotne dawac?

ce <= '0' when wynik = 0 else '1'; 

Cytat:

no jak jest to układ synchroniczny to wszystko jest ok, bo jeżeli osiągnięte jest '0' przez licznik, to ew. kolejna zmiana wartości licznika zdarzy się na następne narastające zbocze sygnału zegarowego, twój warunek musi "się spełnić' w ciągu jednego cyklu i wszystko będzie ok, inaczej mówiąc jeżeli czas propagacji sygnału poprzez logikę odpowiadającą za

Kod: text Rozwiń Zaznacz wszystko Kopiuj do schowka

ce <= '0' when wynik = 0 else '1'; 

jest mniejszy niż długość cyklu zegarowego, to cel zostanie osiągnięty

 process(CLK)
   begin
      if falling_edge(CLK) then
			if ENABLE = '1' THEN
				if SET = '1' then
					SIG_COUNTER <= conv_std_logic_vector(WRITE_STEPS-1, 9);
				else
        			SIG_COUNTER <= SIG_COUNTER - 1;
				END IF;	 
			end if;
      end if;
   end process;
      Q <= SIG_COUNTER; 

pndemon napisał:

przypuszczam że ten licznik jest ci potrzebny do odliczania ilości cykli automatu stanu, więc może to automat powinien sterować sygnałem 'enable', tak czy siak nie wiem za bardzo jaka jest relacja między automatem a licznikiem, więc na chwilę obecną jedyne co mogę poradzić to drugi sygnał 'en' pochodzący z automatu a kod zmienić wtedy tak:

Kod: text Rozwiń Zaznacz wszystko Kopiuj do schowka

process(CLK)
   begin
      if falling_edge(CLK) then
         if ((ENABLE = '1') or (en = '1')) THEN
            if SET = '1' then
               SIG_COUNTER <= conv_std_logic_vector(WRITE_STEPS-1, 9);
            else
                 SIG_COUNTER <= SIG_COUNTER - 1;
            END IF;   
         end if;
      end if;
   end process;
      Q <= SIG_COUNTER;

czy jakoś tak.

Cytat:

chyba zeby dac w kazdym stanie sprawdzenie, czy to juz 27, i jesli tak to enable '0', a jesli nie to '1';

zlootawy napisał:

a jak najlepiej sprawic aby licznik po dojsciu do zera
zatrzymal sie?

Cytat:

po bozemu to ja bym zrobil tak:
w osobnym pliku piszesz sobie kod pamieci sram z parametrami sk i gk,
kompilujesz go jako osobny projekt i upewniasz sie, ze ise faktycznie
zrozumialo, ze to ma byc pamiec;
obliczasz sobie zmienna
BYLO: n = dw(mod)sk,
POWINNO BYC: n = dw / sk;
[jakies zacmienie umyslowe, na ktore zwrocil mi uwage zlootawy]

czyli ile komorek ci potrzeba
i tylez razy implementujesz sram w kodzie glownym;
wejscia i wyjscia pamieci laczysz mniej wiecej wg. takiego schematu:

for ( i=0 to i=n-1)
sram[i] <= dane_we[ (i*sk + sk-1) : i *sk]
dane_wy <= [ (i*sk + sk-1) : i*sk ]

J.A

zlootawy napisał:

Projekt polega na tym, ze mam 10 przetwonikow 14-bitowych
/.../

J.A napisał:

zlootawy napisał:

Projekt polega na tym, ze mam 10 przetwonikow 14-bitowych
/.../

na pierwszy rzut oka wydaje sie, ze nie ram w fpga a fifo
pracujace z podniesionym kilkukrotnie na pll zegarem;

J.A