Jak zamodelować dekoder DP i współrzędnościowy na kod 1 z 16 w PSpice?

Temat projektu: Za pomocą bramek NAND ,AND,NOR,OR zamodeluj i przeprować obliczenia dla dekodera kodu DP na kod 1 z 16 oraz dekodera współrzędnościowego na kod 1 z 16.

Projekt ma być wykonany w pspice na przedmiot układy logiczne.

Proszę o pomoc nie mam rzadnych informacji na temat kodu dp i dekodera współrzędnościowego nie wiem jak zabrać się za ten projekt.

Spytaj autora zadania co oznacza DP i zamieść to na forum .

Kod DP -oznacza kod dwójkowy prosty
Proszę o podanie linków (tytułów książek) w których znajdę cokolwiek na ten temat.Najlepiej w języku polskim.Dziękuję.

Dekoder z DP na 1 z 16


A kod współrzędnościowy to co to jest ?

Czy te bramki i inwertery to trzeba robić na piechotę z tranzystorów i rezystorów czy korzystać z jakichś gotowych (nie znam dobrze najnowszych Pspice). ?
Jeżeli na piechotę to trzeba zdefiniować podukłady (SUBCIRCUITS) i odwoływać się do nich.

Przybliżony opis układu

VD0 1 0 0V {Napięcie wejściowe bitu 0 }
VD1 2 0 0V
VD2 3 0 0V
VD3 4 0 0V

XINVD0 1 0 5 INVERTER ; {Podukłady inwerterów}
XINVD1 2 0 6 INVERTER
XINVD2 3 0 7 INVERTER
XINVD3 4 0 8 INVERTER

XANDQ0 5 6 7 8 10 BR_AND ; 10 węzęł wyjściowy Q0
.
. { Tu pozostałe kombinacje węzłów 1,2,3,4 i 5,6,7,8
.
XANDQ15 1 2 3 4 25 BR_AND

W dekoderze wielowspółrzędnościowym dekoduje się osobnogrupe zmiennych A0...Ak-1 i osobno grupę M-K zmiennych A0...Ak-1 a następnie iloczynuje się wszystkie wyjścia jednego dekodera z wszystkimi wyjściami drugiego.Jeżeli chcemy mieć wyjścia zanegowane
(zero na wybranym wyjściu),to do iloczynowania będą urzywane te elementy NAND 2 wejsciowe.
W książce na rysunku był narysowany dekoder dla M=4 N=16 który zrobiłem w Pspice i zamieściłem tutaj.
W układzie tym iloczyny można zrealizować przy użyciu elementów NOR
likwidując jednocześnie negatory. Przy dużej liczbie wyjść dekoder współrzędnościowy jest układem najbardziej ekonomicznym (Jak wtedy taki duzy dekoder zamienić na 1z 16 ?).
Podział zmiennych wejściowych na dwie grupy (K i M-K) nalerzy tak wykonać,aby liczby K i M-K były możliwie zbliżone do siebie.
Probowałem zrobić licznik 4 bitowy z przerzutników jednak schematics nie chciał się uruchomić.Jak można wyprowadzić go na kod 1 z 16 czy wejścia nalerzy jakoś pogrupować ?Dla tego dekodera magistrala wypisała np takie wyniki dla 0000 - FFFe dla 0001 - FeFF dla 0010 FFeF dla 0011 eFFF dla 0100 FFFb czy są to dobre wyniki ?
Dzięki za pomoc.

[img]https://www.elektroda.pl/rtvforum/files-rtvforum/dekoder__wsp.jpg

Jak to człowiek nie wie, że mówi prozą. Używałem takiego typu dekodowania ale nigdy nie używałem nazwy współrzędnościowe.

Dekoder z DP na 1 z 16 robisz jak to opisałem w poprzednim poście.

Na każde wyjście jest jedna bramka 4 wejściowa. Na jej wejścia podajesz odpowiednią kombinację wejść prostych i zanegowanych.

Normalnie dla uzyskania niskiego obciążenia wejść sterujących stosujesz na każdym wejściu 2 inwertery szeregowo


Co do magistrali to sprawdź czy kolejność bitów odpowiada kolejności dekodowania przez bramki poszczególnych stanów.

Zrobiłem już pierwsze symulacje z dekoderem wspótrednościowym jednak nie wiem które elementy z magistrali połączyć rzeby zrobić na kod 1 z 16 (lub już jest ale ja o tym nie wiem).Może mam za dużo wyjść.Za dekoder DP na kod 1 z 16 jeszcze się nie brałem (mam jeszcze miesiąc czasu do oddania projektu) najważniejsze że jakoś ruszyłem.Ogólnie ujmując projekt ma być zrobiony w schematisc na bramkach (to ma być taki rysunek) orzy oddaniu pracy mam z dyskietki puścić projekt i pokazać symulacje.W pspice nie umiałem znaleść bramek AND 4 wejściowych za pomocą których można je zrealizować.Profesor na szczęście nie wymaga pisania Cira.
Proszę o napisanie jak będzie wyglądać zastępstwo 4 wejściowej bramki AND.Dziękuję.

Bramkę 4 wejściową można zrobić z 3 bramek 2 wejściowych:

(a AND b) AND (c AND d)