Podłączenie I/O SRAM CMOS z bramkami 74HC03 i rezystorami 4,7k - poprawność?

Question

1. Moj uklad, wykorzystujacy pamiec SRAM wykonana w technologii CMOS, ma miec dwa tryby pracy - zapisu i odczytu. Do czterech wejsc/wyjsc pamieci beda dolaczone wyjscia bramek 74HC03 (4x 2-wej. NAND CMOS z otwartym drenem) i rezystory podciagajace 4,7k podlaczone do zasilania +5V. Bramki w...

irek2 · Accepted Answer

a po co to robic skoro typowa pamiec np 6116 sama przelacza tryby pracy na odczyt i zapis danych i ma jeszcze dodatkowy tryb wysokiej impedancji. Wiec po co ci te wszystkie bramki?

irek2 · Accepted Answer

no dobra niech Ci bedzie. Ten twoj uklad bedzie dzialal. Jest jedno ale. Rezystor podciagajacy ogranicza czestotliwosc pracy. Ale jak nie bedzie wysoka to bedzie ok.
Typowo do takich linii wejscia/wyjscia podlacza sie zawsze wyjscia bramek z funkcja wysokiej impedancji albo jak w twoim przypadku otwarte dreny.
Niewykorzystane wejscia/wyjscia mozesz podpiac rezytorami pull-up ale zostawienie wolnych nie powinno nic popsuc.

_jta_ · Accepted Answer

Wejść CMOS nie należy zostawiać niepodłączonych - łącz albo do masy, albo do plusa zasilania.
W przeciwieństwie do TTL, gdzie zwykle plus na wejścia daje się przez oporniki, dla CMOS można
bezpośrednio. Ale to dotyczy wejść, a nie I/O - te muszą być łączone przez oporniki (np. 10k) - żeby,
kiedy działają jako wyjścia, nie zostały zwarte do masy lub zasilania.

Do rozdzielania wejścia i wyjścia są układy takie jak 74LS240 (dla CMOS pewnie 74HC240) - to
jest coś takiego, że masz 4 wejścia, 4 wyjścia, 4 I/O, enable i kierunek, I/O łączysz z pamięcią.

Promuję tematy:
24.11.2004 Ładowarka akumulatorków z płynną regulacją - LM 317
23.02.2003 Prostownik do ładowania akumulatorów (auto)

_jta_ · Accepted Answer

A którego mojego stwierdzenia dotyczy to pytanie?

Fakt, edytowałem tamten post, w pierwszej wersji przegapiłem to, że są
końcówki I/O, wydawało mi się, że poprawiłem, zanim zadałeś pytanie
(nie zauważyłem twojej wypowiedzi, jak wysłałem poprawioną wersję),
ale mogło to być prawie jednocześnie - może jak Ty już pisałeś pytanie.

Promuję tematy:
24.11.2004 Ładowarka akumulatorków z płynną regulacją - LM 317
23.02.2003 Prostownik do ładowania akumulatorów (auto)

master_pablo · Answer

Nie rozumiem, o czym mowisz. Pamiec ma trzy wejscia sterujace: Output Enable, Write Enable i Chip Enable, wszystkie aktywne w stanie niskim. Gdy aktywne jest WE, to wejscia/wyjscia pamieci pracuja jako wejscia i moge sobie zapisywac dane do kolejnych komorek. Potem aktywuje OE i chce odciac pamiec (z pomoca bramek NAND OD) od tej czesci ukladu, ktora do niej zapisuje, bo wejscia/wyjscia pracuja teraz jako wyjscia (a nie moge przeciez dwoch wejsc polaczyc ze soba) i chce odczytac zawartosc pamieci. Wysoka impedancja mi nic nie daje, bo ja caly czas korzystam z tej pamieci, tylko w roznych trybach.

master_pablo · Answer

No co jest, nikt nie umie udzielic na takie wydawaloby sie proste pytanie? Chyba kazdy, kto ma choc troche praktyki w cyfrowce, powinien to wiedziec...

master_pablo · Answer

No wreszcie konkrety. Dzieki!

master_pablo · Answer

No tak, ale to nie sa zwykle wejscia. To wejscia/wyjscia . Wziales to pod uwage?

master_pablo · Answer

Teraz juz zadnego - albo ja nie zauwazylem polowy posta , albo Ty go edytowales. Tak czy tak, serdeczne dzieki!

Podłączenie I/O SRAM CMOS z bramkami 74HC03 i rezystorami 4,7k - poprawność?

Post #1

Post #2

Post #3

Post #4

Post #5

Post #6

Post #7

Post #8

Post #9

Post #10

Podsumowanie tematu